CPLD MAX® V 5M240Z

Specifiche

Specifiche del package

  • Opzioni package M68, M100, T100, T144
  • Dimensione package 5mm x 5mm, 6mm x 6mm, 16mm x 16mm, 22mm x 22mm

Informazioni supplementari

Ordinazione e conformità

Informazioni su ordinazione e specifiche

MAX® V 5M240Z CPLD 5M240ZM68I5N

  • MM# 966146
  • Codice specifica SR552
  • Codice ordinazione 5M240ZM68I5N
  • Stepping A1
  • MDDS Content IDs 700235

MAX® V 5M240Z CPLD 5M240ZM100I5N

  • MM# 968403
  • Codice specifica SR71F
  • Codice ordinazione 5M240ZM100I5N
  • Stepping A1
  • MDDS Content IDs 698208

MAX® V 5M240Z CPLD 5M240ZM68C5N

  • MM# 968405
  • Codice specifica SR71G
  • Codice ordinazione 5M240ZM68C5N
  • Stepping A1
  • MDDS Content IDs 694899

MAX® V 5M240Z CPLD 5M240ZM100I5

  • MM# 969130
  • Codice specifica SR7NN
  • Codice ordinazione 5M240ZM100I5
  • Stepping A1
  • MDDS Content IDs 698035

MAX® V 5M240Z CPLD 5M240ZM100C4N

  • MM# 969751
  • Codice specifica SR85X
  • Codice ordinazione 5M240ZM100C4N
  • Stepping A1
  • MDDS Content IDs 692130

MAX® V 5M240Z CPLD 5M240ZM68C4N

  • MM# 969752
  • Codice specifica SR85Y
  • Codice ordinazione 5M240ZM68C4N
  • Stepping A1
  • MDDS Content IDs 697215

MAX® V 5M240Z CPLD 5M240ZM100C5N

  • MM# 970650
  • Codice specifica SR8VX
  • Codice ordinazione 5M240ZM100C5N
  • Stepping A1
  • MDDS Content IDs 695667

MAX® V 5M240Z CPLD 5M240ZM68A5N

  • MM# 999MPX
  • Codice specifica SRGTX
  • Codice ordinazione 5M240ZM68A5N
  • Stepping A1
  • MDDS Content IDs 700306

Informazioni sulla conformità commerciale

  • ECCN EAR99
  • CCATS NA
  • US HTS 8542390001

Informazioni PCN

SR552

SR71G

SR71F

SR85Y

SR85X

SRGTX

SR8VX

SR7NN

Driver e software

Driver e software più recenti

Download disponibili:
Tutto

Nome

Data di lancio

La data di introduzione del prodotto sul mercato.

Litografia

La litografia fa riferimento alla tecnologia per i semiconduttori impiegata per la produzione di circuiti integrati, riportata in nanometri (nm), che indica le dimensioni delle funzioni integrate nel semiconduttore.

Elementi logici (LE, Logic Element)

Gli elementi logici sono le unità logiche più piccole nell'architettura Intel® FPGA. Gli elementi logici sono compatti e forniscono funzionalità avanzate con un utilizzo efficiente della logica.

Macrocelle equivalenti

Il rapporto di macrocella equivalente tipico è approssimativamente 1,3 LE per macrocella, in base a dati empirici.

Ritardo pin-to-pin

Il ritardo pin-to-pin è il tempo che il segnale richiede per propagarsi attraverso la logica combinazionale da un pin di input e per apparire in corrispondenza di un pin di output esterno.

Memoria flash utente

La memoria flash utente (UFM) fornisce accesso ai blocchi di memoria flash seriale all'interno di questo tipo di dispositivi.

Logica convertibile in memoria

Le LE non utilizzate possono essere convertite in memoria. Il numero totale di bit RAM LE disponibili dipende dalla modalità di memoria e dalle configurazioni di profondità e larghezza della memoria istanziata.

Oscillatore interno

L'oscillatore interno viene utilizzato per soddisfare i requisiti di clocking di molti design e consente di eliminare i circuiti di clock.

Reset di accensione veloce (POR)

Il reset veloce allo stato iniziale e noto dopo che l'alimentazione è stata rilevata.

JTAG boundary-scan

Test che isola i circuiti interni di un dispositivo rispetto ai circuiti I/O.

ISP JTAG

Programmabilità in-system tramite interfaccia JTAG.

Registri di input rapido

I registri di input nelle celle I/O con una connessione veloce e diretta dai pin I/O.

Power-up di registro programmabile

Consente agli output registrati di aumentare le prestazioni per una durata specifica al power-up tramite software Quartus II.

Traslatore JTAG

Consente l'accesso al TAP JTAG e ai segnali di stato quando l'istruzione USER0 o USER1 viene emessa al TAP JTAG.

ISP in tempo reale

Può programmare il dispositivo supportato mentre il dispositivo è ancora in attività.

I/O MultiVolt†

Consente ai dispositivi in tutti i pacchetti di interfacciarsi con sistemi con diverse tensioni di alimentazione. †Per una tolleranza di 5,0 V deve essere utilizzato un resistore esterno.

Power bank I/O

Un gruppo di pin I/O raggruppati al fine di specificare gli standard I/O. l'alimentazione durante il funzionamento del dispositivo.

L'output massimo consente

Il numero massimo di input di controllo che permettono o impediscono l'output dei dati dal dispositivo.

LVTTL/LVCMOS

Logica TTL a bassa tensione/LVCMOS

Output LVDS emulati

Output di segnalazione differenziale a bassa tensione

Trigger di Schmitt

Consente ai buffer di rispondere a tassi di edge di input lenti con una frequenza di edge di output veloce.

Slew rate programmabile

Controllo dello slew rate di output che può essere configurato per prestazioni a basso rumore o ad alta velocità.

Resistori di pull-up programmabili

Ciascun pin I/O sul dispositivo presenta un resistore di pull-up programmabile opzionale in modalità utente. Se la funzionalità viene abilitata per un pin I/O, il resistore di pull-up mantiene l'output al livello VCCIO del banco di pin di output.

Pin GND programmabili

Ciascun pin I/O non utilizzato sul dispositivo può essere utilizzato come pin di ground aggiuntivo.

Output open-drain

I dispositivi offrono un output open-drain (equivalente al collettore aperto) per ogni pin I/O. Tale output open-drain consente al dispositivo di fornire segnali di controllo a livello di sistema che possono essere sostenuti da uno qualsiasi dei dispositivi.

Bus-hold

Ciascun pin I/O sul dispositivo offre una funzionalità opzionale di bus-hold Il circuito bus-hold può trattenere il segnale su un pin I/O al suo ultimo stato di pilotaggio.

Opzioni package

I dispositivi FPGA Intel® presentano diverse dimensioni di pacchetti, con quantità di IO e ricetrasmettitori differenti, per soddisfare i requisiti di sistema dei clienti.