เอฟพีจีเอ Intel® Cyclone® 10 10CL120

เอฟพีจีเอ Intel® Cyclone® 10 10CL120

ข้อมูลจำเพาะ

ข้อมูลจำเพาะ I/O

ข้อมูลจำเพาะของแพ็คเกจ

ข้อมูลเสริม

ข้อมูลการสั่งซื้อและการปฏิบัติตามกฎระเบียบ

ข้อมูลการสั่งซื้อและข้อมูลจำเพาะ

Intel® Cyclone® 10 10CL120 FPGA 10CL120YF780I7G

  • MM# 965474
  • รหัสข้อมูลจำเพาะ SR4KK
  • รหัสการสั่งซื้อ 10CL120YF780I7G
  • Stepping A1

Intel® Cyclone® 10 10CL120 FPGA 10CL120YF780C8G

  • MM# 967739
  • รหัสข้อมูลจำเพาะ SR6GN
  • รหัสการสั่งซื้อ 10CL120YF780C8G
  • Stepping A1

Intel® Cyclone® 10 10CL120 FPGA 10CL120ZF780I8G

  • MM# 967740
  • รหัสข้อมูลจำเพาะ SR6GP
  • รหัสการสั่งซื้อ 10CL120ZF780I8G
  • Stepping A1

ข้อมูลความสอดคล้องตามข้อบังคับการค้า

  • ECCN 3A991
  • CCATS NA
  • US HTS 8542390001

ข้อมูล PCN/MDDS

SR4KK

SR6GP

SR6GN

ไดรเวอร์และซอฟต์แวร์

ไดรเวอร์และซอฟต์แวร์ล่าสุด

พร้อมให้ดาวน์โหลด:
ทั้งหมด

ชื่อ

วันที่วางจำหน่าย

วันที่เปิดตัวผลิตภัณฑ์ครั้งแรก

การทำลวดลายวงจร

การทำลวดลายวงจร หมายถึงเทคโนโลยีเซมิคอนดักเตอร์ที่ใช้ในการผลิตวงจร และรายงานเป็นนาโนเมตร (nm) ซึ่งบ่งชี้ถึงขนาดของคุณสมบัติต่างๆ ที่มีอยู่ในเซมิคอนดักเตอร์

Logic Element (LE)

องค์ประกอบลอจิก (LE) เป็นหน่วยลอจิกที่เล็กที่สุดในสถาปัตยกรรม Intel® FPGA LE มีขนาดเล็กและให้คุณสมบัติขั้นสูงพร้อมกับการใช้งานลอจิกที่มีประสิทธิภาพ

เฟสล็อกลูปเนื้อผ้าและ I/O (PLL)

Fabric และ IO PLL มีการใช้เพื่อช่วยให้การออกแบบและการปรับใช้เครือข่ายนาฬิกาในโครงสร้างเอฟพีจีเอของ Intel รวมไปถึงเครือข่ายนาฬิกาที่เชื่อมโยงกับเซลล์ I/O ในอุปกรณ์นั้น

หน่วยความจำแบบฝังสูงสุด

ความจุรวมของบล็อกหน่วยความจำแบบฝังทั้งหมดในโครงสร้างที่ตั้งโปรแกรมได้ของอุปกรณ์เอฟพีจีเอของ Intel

การประมวลผลสัญญาณดิจิทัล (DSP)

บล็อคการประมวลผลสัญญาณดิจิทัล (DSP) เป็นชุดส่วนประกอบทางคณิตศาสตร์ในอุปกรณ์เอฟพีจีเอของ Intel ที่รองรับ และมีตัวคูณกับตัวสะสมประสิทธิภาพสูงสำหรับปรับใช้ฟังก์ชั่นการประมวลผลสัญญาณดิจิทัลที่หลากหลาย

รูปแบบการประมวลผลสัญญาณดิจิทัล (DSP)

บล็อค DSP รูปแบบที่แตกต่างกันไป เช่น จุดลอยตัวแบบฮาร์ดแวร์ จุดตรึงแบบแบบฮาร์ดแวร์ คูณและสะสม และคูณเท่านั้น

จำนวน I/O ผู้ใช้สูงสุด

จำนวนพิน I/O เพื่อการใช้งานทั่วไปสูงสุดในอุปกรณ์เอฟพีจีเอของ Intel ในแพ็คเกจที่ใหญ่ที่สุดที่มีอยู่
† ตัวเลขจริงอาจน้อยกว่า ทั้งนี้ขึ้นอยู่กับแพ็คเกจ

การรองรับมาตรฐาน I/O

มาตรฐานอินเทอร์เฟซ I/O เพื่อการใช้งานทั่วไปที่อุปกรณ์เอฟพีจีเอของ Intel รองรับ

คู่ LVDS สูงสุด

จำนวนคู่ LVDS สูงสุดที่ทำการกำหนดค่าได้ในอุปกรณ์เอฟพีจีเอของ Intel ในแพ็คเกจที่ใหญ่ที่สุดที่มีอยู่ ดูจำนวนคู่ LVDS ของ RX และ TX จริงตามประเภทแพ็คเกจได้ในเอกสารข้อมูลของอุปกรณ์

ตัวเลือกของแพ็คเกจ

อุปกรณ์เอฟพีจีเอของ Intel มีให้เลือกขนาดแพ็คเกจที่แตกต่างกัน รวมไปถึงจำนวน IO และตัวรับส่งสัญญาณที่แตกต่างกัน เพื่อให้ตรงกับความต้องการด้านระบบของลูกค้า