MAX® V 5M160Z CPLD

ข้อมูลจำเพาะ

ข้อมูลจำเพาะของแพ็คเกจ

ข้อมูลเสริม

ข้อมูลการสั่งซื้อและการปฏิบัติตามกฎระเบียบ

ข้อมูลการสั่งซื้อและข้อมูลจำเพาะ

MAX® V 5M160Z CPLD 5M160ZM68C5N

  • MM# 965737
  • รหัสข้อมูลจำเพาะ SR4T4
  • รหัสการสั่งซื้อ 5M160ZM68C5N
  • Stepping A1

MAX® V 5M160Z CPLD 5M160ZM68C4N

  • MM# 966142
  • รหัสข้อมูลจำเพาะ SR54Y
  • รหัสการสั่งซื้อ 5M160ZM68C4N
  • Stepping A1

MAX® V 5M160Z CPLD 5M160ZM68I5N

  • MM# 966143
  • รหัสข้อมูลจำเพาะ SR54Z
  • รหัสการสั่งซื้อ 5M160ZM68I5N
  • Stepping A1

MAX® V 5M160Z CPLD 5M160ZM100C5N

  • MM# 968400
  • รหัสข้อมูลจำเพาะ SR71C
  • รหัสการสั่งซื้อ 5M160ZM100C5N
  • Stepping A1

MAX® V 5M160Z CPLD 5M160ZM100I5N

  • MM# 969129
  • รหัสข้อมูลจำเพาะ SR7NK
  • รหัสการสั่งซื้อ 5M160ZM100I5N
  • Stepping A1

MAX® V 5M160Z CPLD 5M160ZM100C4N

  • MM# 970648
  • รหัสข้อมูลจำเพาะ SR8VV
  • รหัสการสั่งซื้อ 5M160ZM100C4N
  • Stepping A1

ข้อมูลความสอดคล้องตามข้อบังคับการค้า

  • ECCN EAR99
  • CCATS NA
  • US HTS 8542390001

ข้อมูล PCN/MDDS

SR4T4

SR7NK

SR54Z

SR54Y

SR71C

SR8VV

ไดรเวอร์และซอฟต์แวร์

ไดรเวอร์และซอฟต์แวร์ล่าสุด

พร้อมให้ดาวน์โหลด:
ทั้งหมด

ชื่อ

วันที่วางจำหน่าย

วันที่เปิดตัวผลิตภัณฑ์ครั้งแรก

การทำลวดลายวงจร

การทำลวดลายวงจร หมายถึงเทคโนโลยีเซมิคอนดักเตอร์ที่ใช้ในการผลิตวงจร และรายงานเป็นนาโนเมตร (nm) ซึ่งบ่งชี้ถึงขนาดของคุณสมบัติต่างๆ ที่มีอยู่ในเซมิคอนดักเตอร์

Logic Element (LE)

องค์ประกอบลอจิก (LE) เป็นหน่วยลอจิกที่เล็กที่สุดในสถาปัตยกรรม Intel® FPGA LE มีขนาดเล็กและให้คุณสมบัติขั้นสูงพร้อมกับการใช้งานลอจิกที่มีประสิทธิภาพ

มาโครเซลล์ที่เทียบเท่า

สัดส่วนมาโครเซลล์ที่เทียบเท่าโดยทั่วไปอยู่ที่ประมาณ 1:3 LE ต่อมาโครเซลล์ ทั้งนี้ขึ้นอยู่กับข้อมูลที่ได้จากการทดลอง

การหน่วงเวลาแบบ Pin-to-Pin

การหน่วงเวลาแบบ Pin-to-Pin คือเวลาที่สัญญาณต้องใช้จากอินพุตพินเพื่อส่งผ่านลอจิกเชิงผสมและปรากฏที่เอาต์พุตพินภายนอก

หน่วยความจำแฟลชของผู้ใช้

หน่วยความจำแฟลชของผู้ใช้ (UFM) ให้การเข้าใช้งานบล็อคหน่วยความจำแฟลชแบบอนุกรมในอุปกรณ์เหล่านี้

ลอจิกที่แปลงเป็นหน่วยความจำได้

LE ที่ไม่ใช้งานสามารถทำการแปลงเป็นหน่วยความจำได้ จำนวนบิตของ LE RAM ที่มีอยู่ทั้งหมดขึ้นอยู่กับการกำหนดค่าความลึก ความกว้าง และโหมดของหน่วยความจำ ของหน่วยความจำที่สร้างอินสแตนซ์

ออสซิลเลเตอร์ภายใน

ใช้ออสซิเลเตอร์ภายในเพื่อให้ตรงตามข้อกำหนดด้านการจับเวลาของการออกแบบต่างๆ และขจัดความต้องการวงจรนาฬิกาภายนอก

การรีเซ็ตการเปิดเครื่องอย่างรวดเร็ว

การรีเซ็ตการออกแบบทั้งหมดให้เข้าสู่สถานะเริ่มต้นและเป็นที่รู้จักได้อย่างรวดเร็วหลังจากที่ตรวจพบพาวเวอร์ซัพพลาย

Boundary-Scan JTAG

การทดสอบที่แยกวงจรภายในของอุปกรณ์ออกจากวงจร I/O ของตัวเอง

JTAG ISP

ความสามารถในการตั้งโปรแกรมในระบบผ่านอินเทอร์เฟซ JTAG

อินพุตรีจิสเตอร์ที่รวดเร็ว

อินพุตรีจิสเตอร์ในเซลล์ I/O ที่มีการเชื่อมต่อตรงอันรวดเร็วจากพิน I/O

การเพิ่มพลังให้กับรีจิสเตอร์ที่ตั้งโปรแกรมได้

ใช้งานเอาต์พุตที่ลงทะเบียนให้ทำงานในระดับสูงเป็นระยะเวลาหนึ่งเมื่อทำการเพิ่มพลังผ่านซอฟต์แวร์ Quartus II

JTAG Translator

ให้การเข้าใช้งาน JTAG TAP และสัญญาณของสถานะเมื่อมีการออกคำสั่ง USER0 หรือ USER1 ไปที่ JTAG TAP

ISP แบบเรียลไทม์

ตั้งโปรแกรมอุปกรณ์ที่รองรับในระหว่างที่ใช้งานอุปกรณ์อยู่ได้

MultiVolt I/Os†

ให้อุปกรณ์ในแพ็คเกจทั้งหมดเชื่อมต่อกับระบบที่มีแรงดันไฟฟ้าแตกต่างกันได้ ต้องใช้ตัวต้านทานภายนอกสำหรับความทนทานที่ระดับ 5.0 V

I/O Power Banks

กลุ่มพิน I/O ที่มีการจัดกลุ่มไว้เพื่อจุดประสงค์ด้านการระบุมาตรฐาน I/O ได้รับการเพิ่มพลังในระหว่างการทำงานของอุปกรณ์

เอาต์พุตสูงสุดช่วยให้ได้

จำนวนอินพุตควบคุมสูงสุดที่อนุญาตหรือป้องกันการเอาต์พุตข้อมูลออกจากอุปกรณ์

LVTTL/LVCMOS

ทรานซิสเตอร์แรงดันไฟฟ้าต่ำไปที่ลอจิกของทรานซิสเตอร์ / เซมิคอนดักเตอร์โลหะออกไซด์เสริมแรงดันไฟฟ้าต่ำ

เอาต์พุต LVDS จำลอง

เอาต์พุตสัญญาณแบบดิฟเฟอเรนเชียลแรงดันไฟฟ้าต่ำ

Schmitt Triggers

ช่วยให้อินพุตบัฟเฟอร์ตอบสนองต่ออัตรา Edge ของอินพุตที่ช้าด้วยอัตรา Edge ของเอาต์พุตที่เร็ว

อัตราการเปลี่ยนแปลงแรงดันที่ตั้งโปรแกรมได้

การควบคุมอัตราการเปลี่ยนแปลงแรงดันเอาต์พุตที่สามารถทำการกำหนดค่าให้กับประสิทธิภาพการทำงานเสียงรบกวนต่ำหรือความเร็วสูง

ตัวต้านทานแบบ Pull-Up ที่ตั้งโปรแกรมได้

พิน I/O แต่ละตัวในอุปกรณ์มีตัวต้านทานแบบ Pull-Up ที่ตั้งโปรแกรมได้ให้เลือกใช้งานในระหว่างโหมดของผู้ใช้งาน หากมีการเปิดใช้งานคุณสมบัตินี้ให้กับพิน I/O ตัวต้านทาน I/O จะคงเอาต์พุตไว้ที่ระดับ VCCIO ของ Bank ของเอาต์พุตพิน

พิน GND ที่ตั้งโปรแกรมได้

พิน I/O ที่ไม่ได้ใช้งานแต่ละตัวสามารถนำไปใช้เป็นกราวด์พินเพิ่มเติมได้

เอาต์พุตแบบ Open-Drain

อุปกรณ์มีเอาต์พุตแบบ Open-Drain (เทียบเท่ากับ Open-Collector) ให้เลือกใช้กับแต่ละพิน I/O เอาต์พุตแบบ Open-Drain นี้ช่วยให้อุปกรณ์มีสัญญาณควบคุมระดับระบบที่อุปกรณ์หลายๆ เครื่องสามารถอ้างสิทธิ์ได้

Bus Hold

พิน I/O แต่ละตัวในอุปกรณ์มีคุณสมบัติ Bus-Hold ให้เลือกใช้ วงจร Bus-Hold สามารถคงสัญญาณในพิน I/O ไว้ที่สถานะที่ขับเคลื่อนล่าสุดได้

ตัวเลือกของแพ็คเกจ

อุปกรณ์เอฟพีจีเอของ Intel มีให้เลือกขนาดแพ็คเกจที่แตกต่างกัน รวมไปถึงจำนวน IO และตัวรับส่งสัญญาณที่แตกต่างกัน เพื่อให้ตรงกับความต้องการด้านระบบของลูกค้า