인텔® Stratix® 10 DX 1100 FPGA

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리소스

I/O 사양

패키지 사양

보조 정보

주문 및 규정 준수

주문 및 사양 정보

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT1F53E1VG

  • MM# 999LCT
  • 사양 코드 SRGNE
  • 주문 코드 1SD21BPT1F53E1VG
  • 스테핑 B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT1F53E2VG

  • MM# 999LCX
  • 사양 코드 SRGNF
  • 주문 코드 1SD21BPT1F53E2VG
  • 스테핑 B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT2F53E1VG

  • MM# 999LCZ
  • 사양 코드 SRGNG
  • 주문 코드 1SD21BPT2F53E1VG
  • 스테핑 B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT2F53E2VG

  • MM# 999LD0
  • 사양 코드 SRGNH
  • 주문 코드 1SD21BPT2F53E2VG
  • 스테핑 B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT3F53E3VG

  • MM# 999LDH
  • 사양 코드 SRGNJ
  • 주문 코드 1SD21BPT3F53E3VG
  • 스테핑 B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT1F53E1VGBK

  • MM# 99A7W7
  • 사양 코드 SRKE9
  • 주문 코드 1SD21BPT1F53E1VGBK
  • 스테핑 B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT1F53E2VGBK

  • MM# 99A7W8
  • 사양 코드 SRKEA
  • 주문 코드 1SD21BPT1F53E2VGBK
  • 스테핑 B0

무역 규정 준수 정보

  • ECCN 3A001.A.7.B
  • CCATS G171972
  • US HTS 8542390001

PCN/MDDS 정보

SRKEA

SRGNJ

SRGNH

SRGNG

SRGNF

SRGNE

SRKE9

드라이버 및 소프트웨어

최신 드라이버 및 소프트웨어

다운로드 가능:
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이름

출시일

제품이 처음 도입된 날짜.

리소그래피

리소그래피는 집적 회로 제조에 사용된 반도체 기술을 뜻하는 것으로 나노미터(nm) 단위로 표시되며, 이는 반도체에 내장되어 있는 기능의 크기를 나타냅니다.

로직 요소(LE)

로직 요소(LE)는 인텔® FPGA 아키텍처에서 가장 작은 로직 단위입니다. LE는 작으며 효율적인 로직 사용과 함께 고급 기능을 제공합니다.

적응형 로직 모듈(ALM)

적응형 논리 모듈(ALM)은 지원되는 인텔® FPGA 장치의 논리 구성 요소이며, 성능과 활용도를 모두 극대화하도록 설계되었습니다. 각 ALM에는 몇 가지 작동 모드가 있으며, 다양한 조합의 순차적인 논리 함수를 구현할 수 있습니다.

적응형 로직 모듈(ALM) 레지스터

ALM 레지스터는 ALM 내부에 있는 순차 논리 구현에 사용되는 레지스터 비트(플립플롭)입니다.

패브릭 및 I/O 위상 잠금 루프(PLL)

패브릭과 IO PLL은 Intel® FPGA 패브릭의 클럭 네트워크와 장치의 IO 셀과 관련된 클럭 네트워크의 설계 및 구현을 간소화하는 데 사용됩니다.

최대 임베디드 메모리

인텔® FPGA 장치의 프로그래밍 가능 패브릭에 포함된 모든 메모리 블록의 총용량입니다.

디지털 신호 처리(DSP) 블록

디지털 신호 처리(DSP) 블록은 지원되는 인텔® FPGA 장치의 수학적 구성 요소이며 다양한 디지털 신호 처리 함수를 구현하는 고성능 곱셈기와 누산기가 포함되어 있습니다.

디지털 신호 처리(DSP) 형식

DSP 블록은 인텔® FPGA 장치 제품군에 따라 하드 부동 소수점, 고정 소수점, 곱셈과 누적, 곱셈 전용 등 다양한 형식을 지원합니다.

하드 프로세서 시스템(HPS)

하드 프로세서 시스템(HPS)은 인텔® FPGA 패브릭에 포함된 완전한 하드 CPU 시스템입니다.

하드 메모리 컨트롤러

하드 메모리 컨트롤러는 Intel® FPGA에 연결된 고성능 외부 메모리 시스템을 활성화하는 데 사용됩니다. 하드 메모리 컨트롤러는 그에 상응하는 소프트 메모리 컨트롤러에 비해 전력과 FPGA 리소스를 절약하고, 더 높은 주파수 작동을 지원합니다.

외장 메모리 인터페이스(EMIF)

인텔® FPGA 장치에서 지원하는 외부 메모리 인터페이스 프로토콜입니다.

최대 사용자 I/O 수

사용할 수 있는 가장 큰 패키지에서 인텔® FPGA 장치의 최대 범용 I/O 핀 수입니다.
† 실제 수는 패키지에 따라 더 낮을 수 있습니다.

I/O 표준 지원

인텔® FPGA 장치에서 지원하는 범용 I/O 인터페이스 표준입니다.

최대 LVDS 쌍

사용할 수 있는 가장 큰 패키지의 인텔® FPGA 장치에서 구성할 수 있는 LVDS 쌍의 최대 수입니다. 패키지 유형별 실제 RX와 TX LVDS 쌍의 수는 장치 설명서를 참조하십시오.

최대 비제로 복귀(NRZ) 트랜시버

사용할 수 있는 가장 큰 패키지에서 인텔® FPGA 장치의 최대 NRSZ 트랜시버 수입니다.
† 실제 수는 패키지에 따라 더 낮을 수 있습니다.

최대 비제로 복귀(NRZ) 데이터 속도

NRZ 트랜시버에서 지원하는 최대 NRZ 데이터 속도입니다.
† 실제 데이터 속도는 트랜시버 속도 등급에 따라 더 낮을 수 있습니다.

최대 펄스 진폭 변조(PAM4) 트랜시버

사용할 수 있는 가장 큰 패키지에서 인텔® FPGA 장치의 최대 PAM4 트랜시버 수입니다.
† 실제 수는 패키지에 따라 더 낮을 수 있습니다.

최대 펄스 진폭 변조(PAM4) 데이터 속도

PAM4 트랜시버에서 지원하는 최대 PAM4 데이터 속도입니다.
† 실제 데이터 속도는 트랜시버 속도 등급에 따라 더 낮을 수 있습니다.

트랜시버 프로토콜 하드 IP

인텔® FPGA 장치에서 고속 직렬 트랜시버를 지원하는 데 사용할 수 있는 하드 지적 재산권입니다. 트랜시버 프로토콜 하드 IP는 그에 상응하는 소프트 IP에 비해 전력과 FPGA 리소스를 절약하고 직렬 프로토콜의 구현을 간소화합니다.

하이퍼 레지스터

하이퍼 레지스터는 일부 인텔® FPGA 장치 제품군의 상호 연결망에 있는 추가 레지스터 비트(플립플롭)로, FPGA 패브릭에서 더 높은 클럭 주파수를 사용할 수 있도록 상호 연결망의 리타이밍과 파이프라이닝을 허용합니다.

FPGA 비트스트림 보안

인텔 FPGA 장치 제품군에 탑재된 다양한 보안 기능을 활용하여 고객의 비트스트림 복제를 방지하고 장치 작동 중 발생하는 변조 시도를 감지할 수 있습니다.

패키지 옵션

인텔® FPGA 장치는 고객 시스템 요구 사항에 맞게 다양한 IO, 트랜시버 수와 다양한 크기의 패키지로 제공됩니다.