MAX® II EPM1270 CPLD
사양
인텔® 제품 비교
주요 정보
-
제품 컬렉션
MAX® II CPLD
-
상태
Launched
-
출시일
Q1'14
-
리소그래피
180 nm
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리소스
-
등가 매크로셀
980
-
핀-핀 지연
6.2 ns
-
사용자 플래시 메모리
8 Kb
기능
-
바운더리 스캔 JTAG
예
-
JTAG ISP
예
-
빠른 입력 레지스터
예
-
프로그래밍할 수 있는 레지스터 전원 켜기
예
-
JTAG 번역기
예
-
실시간 ISP
예
-
MultiVolt I/O†
1.5, 1.8, 2.5, 3.3, 5.0
-
I/O 전력 뱅크
4
-
최대 출력 사용
212
-
LVTTL/LVCMOS
예
-
32비트, 66MHz PCI 호환
예
-
슈미트 트리거
예
-
프로그래밍할 수 있는 SR(Slew Rate)
예
-
프로그래밍할 수 있는 풀업 저항
예
-
프로그래밍할 수 있는 GND 핀
예
-
오픈 드레인 출력
예
-
버스 보류
예
패키지 사양
-
패키지 옵션
M256, F256, T144
-
패키지 크기
11mm x 11mm, 17mm x 17mm, 22mm x 22mm
보조 정보
-
추가 정보 URL
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드라이버 및 소프트웨어
설명
유형
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OS
버전
날짜
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Y
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최신 드라이버 및 소프트웨어
출시일
제품이 처음 도입된 날짜.
리소그래피
리소그래피는 집적 회로 제조에 사용된 반도체 기술을 뜻하는 것으로 나노미터(nm) 단위로 표시되며, 이는 반도체에 내장되어 있는 기능의 크기를 나타냅니다.
등가 매크로셀
일반 등가 매크로셀" 비율은 경험적 데이터 기반으로 매크로셀당 약 1.3LE입니다.
핀-핀 지연
핀-핀 지연은 입력 핀의 신호가 결합 논리를 통해 전파되어 외부 출력 핀에 나타나는 데 필요한 시간입니다.
사용자 플래시 메모리
사용자 플래시 메모리(UFM)를 통해 이러한 장치의 직렬 플래시 메모리 블록을 이용할 수 있습니다.
바운더리 스캔 JTAG
장치의 내부 회로를 I/O 회로에서 분리하는 테스트입니다.
JTAG ISP
JTAG 인터페이스를 통한 시스템 프로그래밍 가능성입니다.
빠른 입력 레지스터
I/O 핀에서 빠르게 바로 연결되는 I/O 셀의 입력 레지스터입니다.
프로그래밍할 수 있는 레지스터 전원 켜기
Quartus II 소프트웨어를 통해 전원을 켤 때 등록된 출력이 특정 기간에 높게 작동하도록 합니다.
JTAG 번역기
USER0 또는 USER1 명령이 JTAG TAP에 실행될 때 JTAG TAP과 상태 신호에 액세스할 수 있도록 합니다.
실시간 ISP
장치가 계속 작동하는 동안 지원되는 장치를 프로그래밍할 수 있습니다.
MultiVolt I/O†
모든 패키지의 장치가 다른 공급 전압의 시스템과 연결되도록 합니다. †5.0V 오차 범위를 위해 외부 저항을 사용해야 합니다.
I/O 전력 뱅크
I/O 표준을 지정할 목적으로 그룹화된 I/O 핀 그룹입니다. 장치 작동 중에 전원이 켜집니다.
최대 출력 사용
장치에서 데이터의 출력을 허용하거나 차단하는 최대 컨트롤 입력 수입니다.
LVTTL/LVCMOS
저전압 트랜지스터-트랜지스터 논리/저전압 CMOS(Complementary Metal Oxide Semiconductor)
32비트, 66MHz PCI 호환
참고: 본 제품은 5V 오차 범위를 위한 외부 저항이 필요합니다.
슈미트 트리거
입력 버퍼가 빠른 출력 에지 속도로 느린 입력 에지 속도에 응답하도록 합니다.
프로그래밍할 수 있는 SR(Slew Rate)
저소음 또는 고속 성능을 위해 설정할 수 있는 출력 SR(Slew Rate) 제어입니다.
프로그래밍할 수 있는 풀업 저항
장치의 각 I/O 핀은 사용자 모드에서 프로그래밍할 수 있는 풀업 저항 옵션을 제공합니다. 본 기능이 I/O 핀에 활성화되면 풀업 저항은 출력을 출력 핀 뱅크의 VCCIO 수준으로 유지합니다.
프로그래밍할 수 있는 GND 핀
장치에서 사용되지 않은 각 I/O 핀은 추가 접지 핀으로 사용할 수 있습니다.
오픈 드레인 출력
장치는 각 I/O 핀에 오픈 드레인(오픈 컬렉터와 동일) 출력을 옵션으로 제공합니다. 장치는 오픈 드레인 출력을 통해 여러 가지 장치에서 실행할 수 있는 시스템 수준 제어 신호를 제공할 수 있습니다.
버스 보류
장치의 각 I/O 핀은 버스 보류 기능을 옵션으로 제공합니다. 버스 보류 회로는 마지막 구동 상태에서 I/O 핀의 신호를 보류할 수 있습니다.
패키지 옵션
인텔® FPGA 장치는 고객 시스템 요구 사항에 맞게 다양한 IO, 트랜시버 수와 다양한 크기의 패키지로 제공됩니다.
제공된 모든 정보는 언제든 예고 없이 변경될 수 있습니다. 인텔은 언제든지 예고 없이 제조 라이프 사이클 및 사양과 제품 설명을 변경할 수 있습니다. 이곳의 정보는 "있는 그대로" 제공되며 인텔에서는 정보의 정확성과 제품 기능, 가용성, 작동 여부 또는 나열된 제품의 호환성 등에 관한 어떠한 표현이나 보증도 하지 않습니다. 특정 제품이나 시스템에 대한 자세한 정보는 시스템 공급업체에 문의하십시오.
인텔 분류는 일반, 교육 및 계획의 목적일 뿐이며, ECCN(수출 통제 분류 번호)와 HTS(미국 관세분류체계) 번호로 구성됩니다. 인텔 분류에 따른 모든 사용은 인텔에게 상환 청구하지 않으며 해당 ECCN 또는 HTS에 대한 대리 또는 보증으로 해석해서는 안됩니다. 수입업체 및/또는 수출업체는 거래의 정확한 분류를 판단할 책임이 있습니다.
제품 속성 및 기능에 대한 공식적인 정의는 데이터시트를 참조하십시오.
‡ 이 기능을 모든 컴퓨팅 시스템에서 사용할 수 있는 것은 아닙니다. 공급업체에 문의하여 시스템이 기능을 제공하는지 확인하거나 시스템 사양(마더보드, 프로세서, 칩셋, 전원 공급, HDD, 그래픽 컨트롤러, BIOS, 드라이버, 가상 머신 모니터(VMM), 플랫폼 소프트웨어 및 운영 체제)을 참조하여 기능 호환성을 확인하십시오. 기능, 성능 또는 기타 장점은 시스템 구성에 따라 달라집니다.
“알림” SKU는 제공되지 않습니다. 시장 공급 상황은 제품 출시일을 참고하십시오.