MAX® V 5M240Z CPLD

사양

주문 및 규정 준수

주문 및 사양 정보

MAX® V 5M240Z CPLD 5M240ZM68I5N

  • MM# 966146
  • 사양 코드 SR552
  • 주문 코드 5M240ZM68I5N
  • 스테핑 A1

MAX® V 5M240Z CPLD 5M240ZM100I5N

  • MM# 968403
  • 사양 코드 SR71F
  • 주문 코드 5M240ZM100I5N
  • 스테핑 A1

MAX® V 5M240Z CPLD 5M240ZM68C5N

  • MM# 968405
  • 사양 코드 SR71G
  • 주문 코드 5M240ZM68C5N
  • 스테핑 A1

MAX® V 5M240Z CPLD 5M240ZM100I5

  • MM# 969130
  • 사양 코드 SR7NN
  • 주문 코드 5M240ZM100I5
  • 스테핑 A1

MAX® V 5M240Z CPLD 5M240ZM100C4N

  • MM# 969751
  • 사양 코드 SR85X
  • 주문 코드 5M240ZM100C4N
  • 스테핑 A1

MAX® V 5M240Z CPLD 5M240ZM68C4N

  • MM# 969752
  • 사양 코드 SR85Y
  • 주문 코드 5M240ZM68C4N
  • 스테핑 A1

MAX® V 5M240Z CPLD 5M240ZM100C5N

  • MM# 970650
  • 사양 코드 SR8VX
  • 주문 코드 5M240ZM100C5N
  • 스테핑 A1

MAX® V 5M240Z CPLD 5M240ZM68A5N

  • MM# 999MPX
  • 사양 코드 SRGTX
  • 주문 코드 5M240ZM68A5N
  • 스테핑 A1

무역 규정 준수 정보

  • ECCN EAR99
  • CCATS NA
  • US HTS 8542390001

PCN/MDDS 정보

SR552

SR71G

SR71F

SR85Y

SR85X

SRGTX

SR8VX

SR7NN

드라이버 및 소프트웨어

최신 드라이버 및 소프트웨어

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이름

출시일

제품이 처음 도입된 날짜.

리소그래피

리소그래피는 집적 회로 제조에 사용된 반도체 기술을 뜻하는 것으로 나노미터(nm) 단위로 표시되며, 이는 반도체에 내장되어 있는 기능의 크기를 나타냅니다.

로직 요소(LE)

로직 요소(LE)는 인텔® FPGA 아키텍처에서 가장 작은 로직 단위입니다. LE는 작으며 효율적인 로직 사용과 함께 고급 기능을 제공합니다.

등가 매크로셀

일반 등가 매크로셀" 비율은 경험적 데이터 기반으로 매크로셀당 약 1.3LE입니다.

핀-핀 지연

핀-핀 지연은 입력 핀의 신호가 결합 논리를 통해 전파되어 외부 출력 핀에 나타나는 데 필요한 시간입니다.

사용자 플래시 메모리

사용자 플래시 메모리(UFM)를 통해 이러한 장치의 직렬 플래시 메모리 블록을 이용할 수 있습니다.

메모리로 변환할 수 있는 논리

사용되지 않은 LE는 메모리로 변환할 수 있습니다. 사용할 수 있는 총 LE RAM 비트의 수는 메모리 모드, 인스턴스화 메모리의 깊이와 너비 구성에 따라 달라집니다.

내부 발진기

내부 발진기는 많은 설계의 클럭 요구 사항을 충족하고 외부 클럭 회로의 요구 사항을 제거하는 데 사용됩니다.

빠른 전원 켜기 재설정

전원 공급 장치가 감지되면 전체 설계를잘 알려진 초기 상태로 빠르게 재설정합니다.

바운더리 스캔 JTAG

장치의 내부 회로를 I/O 회로에서 분리하는 테스트입니다.

JTAG ISP

JTAG 인터페이스를 통한 시스템 프로그래밍 가능성입니다.

빠른 입력 레지스터

I/O 핀에서 빠르게 바로 연결되는 I/O 셀의 입력 레지스터입니다.

프로그래밍할 수 있는 레지스터 전원 켜기

Quartus II 소프트웨어를 통해 전원을 켤 때 등록된 출력이 특정 기간에 높게 작동하도록 합니다.

JTAG 번역기

USER0 또는 USER1 명령이 JTAG TAP에 실행될 때 JTAG TAP과 상태 신호에 액세스할 수 있도록 합니다.

실시간 ISP

장치가 계속 작동하는 동안 지원되는 장치를 프로그래밍할 수 있습니다.

MultiVolt I/O†

모든 패키지의 장치가 다른 공급 전압의 시스템과 연결되도록 합니다. 5.0V 오차 범위를 위해 외부 저항을 사용해야 합니다.

I/O 전력 뱅크

I/O 표준을 지정할 목적으로 그룹화된 I/O 핀 그룹입니다. 장치 작동 중에 전원이 켜집니다.

최대 출력 사용

장치에서 데이터의 출력을 허용하거나 차단하는 최대 컨트롤 입력 수입니다.

LVTTL/LVCMOS

저전압 트랜지스터-트랜지스터 논리/저전압 CMOS(Complementary Metal Oxide Semiconductor)

에뮬레이트된 LVDS 출력

저전압 차등 신호 출력

슈미트 트리거

입력 버퍼가 빠른 출력 에지 속도로 느린 입력 에지 속도에 응답하도록 합니다.

프로그래밍할 수 있는 SR(Slew Rate)

저소음 또는 고속 성능을 위해 설정할 수 있는 출력 SR(Slew Rate) 제어입니다.

프로그래밍할 수 있는 풀업 저항

장치의 각 I/O 핀은 사용자 모드에서 프로그래밍할 수 있는 풀업 저항 옵션을 제공합니다. 본 기능이 I/O 핀에 활성화되면 풀업 저항은 출력을 출력 핀 뱅크의 VCCIO 수준으로 유지합니다.

프로그래밍할 수 있는 GND 핀

장치에서 사용되지 않은 각 I/O 핀은 추가 접지 핀으로 사용할 수 있습니다.

오픈 드레인 출력

장치는 각 I/O 핀에 오픈 드레인(오픈 컬렉터와 동일) 출력을 옵션으로 제공합니다. 장치는 오픈 드레인 출력을 통해 여러 가지 장치에서 실행할 수 있는 시스템 수준 제어 신호를 제공할 수 있습니다.

버스 보류

장치의 각 I/O 핀은 버스 보류 기능을 옵션으로 제공합니다. 버스 보류 회로는 마지막 구동 상태에서 I/O 핀의 신호를 보류할 수 있습니다.

패키지 옵션

인텔® FPGA 장치는 고객 시스템 요구 사항에 맞게 다양한 IO, 트랜시버 수와 다양한 크기의 패키지로 제공됩니다.