MAX® V 5M570Z CPLD

仕様

オーダーとコンプライアンス情報

オーダー & スペック情報

MAX® V 5M570Z CPLD 5M570ZM100C4N

  • MM# 965744
  • スペックコード SR4TB
  • オーダーコード 5M570ZM100C4N
  • ステッピング A1
  • MDDS コンテンツ ID 700287

MAX® V 5M570Z CPLD 5M570ZF256C5N

  • MM# 968265
  • スペックコード SR6XJ
  • オーダーコード 5M570ZF256C5N
  • ステッピング A1
  • MDDS コンテンツ ID 701653

MAX® V 5M570Z CPLD 5M570ZF256C4N

  • MM# 968408
  • スペックコード SR71L
  • オーダーコード 5M570ZF256C4N
  • ステッピング A1
  • MDDS コンテンツ ID 699739

MAX® V 5M570Z CPLD 5M570ZM100C5N

  • MM# 969134
  • スペックコード SR7NS
  • オーダーコード 5M570ZM100C5N
  • ステッピング A1
  • MDDS コンテンツ ID 702387

MAX® V 5M570Z CPLD 5M570ZT100A5N

  • MM# 969135
  • スペックコード SR7NU
  • オーダーコード 5M570ZT100A5N
  • ステッピング A1
  • MDDS コンテンツ ID 699011

MAX® V 5M570Z CPLD 5M570ZM100I5N

  • MM# 969136
  • スペックコード SR7NT
  • オーダーコード 5M570ZM100I5N
  • ステッピング A1
  • MDDS コンテンツ ID 702334

MAX® V 5M570Z CPLD 5M570ZF256I5N

  • MM# 970651
  • スペックコード SR8VY
  • オーダーコード 5M570ZF256I5N
  • ステッピング A1
  • MDDS コンテンツ ID 694355

MAX® V 5M570Z CPLD 5M570ZF256I5

  • MM# 978989
  • スペックコード SRCZ6
  • オーダーコード 5M570ZF256I5
  • ステッピング A1
  • MDDS コンテンツ ID 700277

MAX® V 5M570Z CPLD 5M570ZM100I5

  • MM# 985530
  • スペックコード SREUP
  • オーダーコード 5M570ZM100I5
  • ステッピング A1

トレード・コンプライアンス情報

  • ECCN EAR99
  • CCATS NA
  • US HTS 8542390001

製品仕様変更通知 (PCN) 情報

ドライバーおよびソフトウェア

最新ドライバーとソフトウェア

利用可能なダウンロード:
すべて

名前

発売日

製品が初めて導入された日。

リソグラフィー

リソグラフィーとは、集積回路の製造に使われる半導体技術のことです。プロセスの微細度を表す単位はナノメートル (nm) です。この値から、半導体に組込まれている機能サイズが分かります。

ロジックエレメント (LE)

ロジックエレメント (LE) は、インテル® FPGA アーキテクチャにおけるロジックの最小単位です。コンパクトな LE は、効率的なロジックの使用と高度な機能を提供します。

等価マクロセル

実証データに基づく一般的な「等価マクロセル」比率は、マクロセルあたり約1.3LE

ピン間ディレイ

ピン間ディレイとは 入力端子からの信号が組合せロジックを伝搬して外部出力端子に到達するまでの時間です

ユーザー・フラッシュ・メモリー

ユーザー・フラッシュメモリー(UFM)は これらのデバイスのシリアル・フラッシュメモリー・ブロックにアクセスするためのものです

メモリーに変換可能なロジック

未使用のLEはメモリーに変換することができます利用可能な LE RAM の総ビット・ナンバーは インスタンス化されたメモリーのメモリー・モードの深さ及び幅の構成に依存します

内蔵オシレーター

内部オシレーターは 多くの設計のクロック要求を満たし 外部クロック回路の必要性を排除するために使用されています

ファストパワー・オン・リセット

電源検出後 デザイン全体を初期状態および既知の状態にファスト・リセットすることができます

バウンダリー・スキャン JTAG

デバイスの内部回路と入出力回路を分離して行うテスト

JTAG ISP

JTAGインターフェイスによるインシステム・プログラマビリティ

ファスト入力レジスター

I/Oセル内の入力レジスタで I/Oピンから高速で直接接続されるもの

プログラマブル・レジスター・パワーアップ

Quartus IIソフトウェアにより 電源投入時に登録された出力を特定の時間だけHighに駆動することが可能です

JTAG トランスレーター

USER0またはUSER1のインストラクションがJTAG TAPに発行されたとき JTAG TAPと状態信号へのアクセスを許可します

リアルタイムISP

デバイスを動作させたまま対応デバイスのプログラムが可能です

マルチ・ヴォルト I/OOS†

すべてのパッケージのデバイスの 異なる電源電圧のシステムとのインターフェイスを可能にします5.0V耐圧の場合は、外付け抵抗を使用する必要があります

I/Oパワーバンク

I/O規格を規定するためにグループ化されたI/Oピンのグループデバイス動作中にパワー・アップさせることができます

最大出力有効

デバイスからのデータ出力を許可または阻止する制御入力の最大ナンバー

LVTTL/LVCMOS

低電圧トランジスタ・トゥ・トランジスタ・ロジック / 低電圧相補型金属酸化膜半導体

エミュレートされたLVDS出力

低電圧差動信号出力

シュミット・トリガー

入力バッファが遅い入力エッジ・レートに対して ファスト出力エッジ・レートで応答できるようにします

プログラマブル・スルーレート

低ノイズまたは高速パフォーマンスに設定可能な出力スルーレート制御

プログラマブル・プルアップ抵抗器

デバイスの各I/Oピンは ユーザーモード時にオプションでプログラマブル・プルアップ抵抗を提供しますI/Oピンでこのフィーチャーがイネーブルドされた場合 プルアップ抵抗器は出力を出力ピンのバンクのVCCIOレベルに保持します

プログラマブルGNDピン

デバイスの未使用の各I/Oピンは、追加のグラウンド・ピンとして使用することができます

オープンドレイン出力

デバイスの各I/Oピンにはオプションでオープンドレイン(オープンコレクタに相当する)出力が用意されていますこのオープンドレイン出力によりデバイスからアサート可能なシステムレベルの制御信号が 複数のデバイスに提供されます

バス保持

デバイスの各I/Oピンは、オプションでバスホールドフィーチャーを提供しますバスホールド回路は I/Oピンの信号を最後に駆動された状態に保持することができます

パッケージオプション

インテルFPGAデバイスは お客様のシステム要件に合わせて 異なるパッケージサイズ 異なるIOおよびトランシーバー数で提供されています