MAX® V 5M2210Z CPLD
仕様
インテル®製品の比較
基本仕様
-
製品コレクション
MAX® V CPLD
-
ステータス
Launched
-
発売日
2010
-
リソグラフィー
180 nm
リソース
-
ロジックエレメント (LE)
2210
-
等価マクロセル
1700
-
ピン間ディレイ
7 ns
-
ユーザー・フラッシュ・メモリー
8 Kb
-
メモリーに変換可能なロジック
はい
機能
-
内蔵オシレーター
はい
-
ファストパワー・オン・リセット
はい
-
バウンダリー・スキャン JTAG
はい
-
JTAG ISP
はい
-
ファスト入力レジスター
はい
-
プログラマブル・レジスター・パワーアップ
はい
-
JTAG トランスレーター
はい
-
リアルタイムISP
はい
-
マルチ・ヴォルト I/OOS†
1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V, 5.0 V
-
I/Oパワーバンク
4
-
最大出力有効
271
-
LVTTL/LVCMOS
はい
-
エミュレートされたLVDS出力
はい
-
32ビット 66MHz PCI コンプライアンス
1
-
シュミット・トリガー
はい
-
プログラマブル・スルーレート
はい
-
プログラマブル・プルアップ抵抗器
はい
-
プログラマブルGNDピン
はい
-
オープンドレイン出力
はい
-
バス保持
はい
パッケージの仕様
-
パッケージオプション
F256, F324
-
パッケージサイズ
17mm x 17mm, 19mm x 19mm
補足事項
オーダーとコンプライアンス情報
オーダー & スペック情報
トレード・コンプライアンス情報
- ECCN 3A991
- CCATS NA
- US HTS 8542390001
製品仕様変更通知 (PCN) 情報
SR4T6
- 965739 製品仕様変更通知 (PCN)
SR6XE
- 968261 製品仕様変更通知 (PCN)
SRBNL
- 973791 製品仕様変更通知 (PCN)
SR71E
- 968404 製品仕様変更通知 (PCN)
SR71D
- 968401 製品仕様変更通知 (PCN)
SR85W
- 969750 製品仕様変更通知 (PCN)
SR8VW
- 970649 製品仕様変更通知 (PCN)
SR4T7
- 965740 製品仕様変更通知 (PCN)
ドライバーおよびソフトウェア
詳細
タイプ
詳細情報
OS
バージョン
日付
すべて
詳細を見る
ダウンロード
結果が見つかりません。検索条件:
Y
/apps/intel/arksuite/template/arkProductPageTemplate
最新ドライバーとソフトウェア
発売日
製品が初めて導入された日。
リソグラフィー
リソグラフィーとは、集積回路の製造に使われる半導体技術のことです。プロセスの微細度を表す単位はナノメートル (nm) です。この値から、半導体に組込まれている機能サイズが分かります。
ロジックエレメント (LE)
ロジックエレメント (LE) は、インテル® FPGA アーキテクチャにおけるロジックの最小単位です。コンパクトな LE は、効率的なロジックの使用と高度な機能を提供します。
等価マクロセル
実証データに基づく一般的な「等価マクロセル」比率は、マクロセルあたり約1.3LE
ピン間ディレイ
ピン間ディレイとは 入力端子からの信号が組合せロジックを伝搬して外部出力端子に到達するまでの時間です
ユーザー・フラッシュ・メモリー
ユーザー・フラッシュメモリー(UFM)は これらのデバイスのシリアル・フラッシュメモリー・ブロックにアクセスするためのものです
メモリーに変換可能なロジック
未使用のLEはメモリーに変換することができます利用可能な LE RAM の総ビット・ナンバーは インスタンス化されたメモリーのメモリー・モードの深さ及び幅の構成に依存します
内蔵オシレーター
内部オシレーターは 多くの設計のクロック要求を満たし 外部クロック回路の必要性を排除するために使用されています
ファストパワー・オン・リセット
電源検出後 デザイン全体を初期状態および既知の状態にファスト・リセットすることができます
バウンダリー・スキャン JTAG
デバイスの内部回路と入出力回路を分離して行うテスト
JTAG ISP
JTAGインターフェイスによるインシステム・プログラマビリティ
ファスト入力レジスター
I/Oセル内の入力レジスタで I/Oピンから高速で直接接続されるもの
プログラマブル・レジスター・パワーアップ
Quartus IIソフトウェアにより 電源投入時に登録された出力を特定の時間だけHighに駆動することが可能です
JTAG トランスレーター
USER0またはUSER1のインストラクションがJTAG TAPに発行されたとき JTAG TAPと状態信号へのアクセスを許可します
リアルタイムISP
デバイスを動作させたまま対応デバイスのプログラムが可能です
マルチ・ヴォルト I/OOS†
すべてのパッケージのデバイスの 異なる電源電圧のシステムとのインターフェイスを可能にします†5.0V耐圧の場合は、外付け抵抗を使用する必要があります
I/Oパワーバンク
I/O規格を規定するためにグループ化されたI/Oピンのグループデバイス動作中にパワー・アップさせることができます
最大出力有効
デバイスからのデータ出力を許可または阻止する制御入力の最大ナンバー
LVTTL/LVCMOS
低電圧トランジスタ・トゥ・トランジスタ・ロジック / 低電圧相補型金属酸化膜半導体
エミュレートされたLVDS出力
低電圧差動信号出力
32ビット 66MHz PCI コンプライアンス
注:本製品は5V耐圧のため 外付け抵抗器が必要です
シュミット・トリガー
入力バッファが遅い入力エッジ・レートに対して ファスト出力エッジ・レートで応答できるようにします
プログラマブル・スルーレート
低ノイズまたは高速パフォーマンスに設定可能な出力スルーレート制御
プログラマブル・プルアップ抵抗器
デバイスの各I/Oピンは ユーザーモード時にオプションでプログラマブル・プルアップ抵抗を提供しますI/Oピンでこのフィーチャーがイネーブルドされた場合 プルアップ抵抗器は出力を出力ピンのバンクのVCCIOレベルに保持します
プログラマブルGNDピン
デバイスの未使用の各I/Oピンは、追加のグラウンド・ピンとして使用することができます
オープンドレイン出力
デバイスの各I/Oピンにはオプションでオープンドレイン(オープンコレクタに相当する)出力が用意されていますこのオープンドレイン出力によりデバイスからアサート可能なシステムレベルの制御信号が 複数のデバイスに提供されます
バス保持
デバイスの各I/Oピンは、オプションでバスホールドフィーチャーを提供しますバスホールド回路は I/Oピンの信号を最後に駆動された状態に保持することができます
パッケージオプション
インテルFPGAデバイスは お客様のシステム要件に合わせて 異なるパッケージサイズ 異なるIOおよびトランシーバー数で提供されています
ご意見・ご要望
提供されているすべての情報は予告なしに変更されることがあります。インテル製品は随時、製造ライフサイクル、仕様、および製品の説明が予告なく変更される場合があります。ここに記載された情報は「現状」のまま提供されるものであり、インテルは情報の正確性、または製品の機能、利用可能性、機能性、記載された製品の互換性についていかなる表明も保証もいたしません。特定の製品やシステムの詳細については、各システムベンダーにお問い合わせください。
インテルの分類は一般的、教育的、計画的な目的のためだけであり、輸出管理分類番号 (ECCN) と統一関税品目 (HTS) 番号で構成されています。インテルの分類の取り扱いについては、インテルによらず、適切な ECCN または HTS について表明または保証を行うことを意味するものではありません。輸入業者または輸出業者は、取引の正確な分類を決定する責任を負うものとします。
製品の特性や機能の公式の定義については、データシートを参照してください。
‡ この機能は、コンピューティング・システムによっては利用できないことがあります。ご利用のシステムにこの機能が搭載されているかどうか、あるいは機能の互換性に関してシステム仕様 (マザーボード、プロセッサー、チップセット、電源、HDD、グラフィックス・コントローラー、メモリー、BIOS、ドライバー、仮想マシンモニター - VMM、プラットフォーム・ソフトウェア、およびオペレーティング・システム) を参照するには、システムベンダーにご確認ください。機能、パフォーマンス、この機能のその他の利点は、システム構成により異なります。
「発表済み」 SKUs はまだ使用できません。販売開始については、発売日を参照ください。