FPGA Intel® Stratix® 10 DX 1100

Specifiche

Risorse

Specifiche di I/O

Tecnologie avanzate

Specifiche del package

Informazioni supplementari

Ordinazione e conformità

Informazioni su ordinazione e specifiche

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT1F53E1VG

  • MM# 999LCT
  • Codice specifica SRGNE
  • Codice ordinazione 1SD21BPT1F53E1VG
  • Stepping B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT1F53E2VG

  • MM# 999LCX
  • Codice specifica SRGNF
  • Codice ordinazione 1SD21BPT1F53E2VG
  • Stepping B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT2F53E1VG

  • MM# 999LCZ
  • Codice specifica SRGNG
  • Codice ordinazione 1SD21BPT2F53E1VG
  • Stepping B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT2F53E2VG

  • MM# 999LD0
  • Codice specifica SRGNH
  • Codice ordinazione 1SD21BPT2F53E2VG
  • Stepping B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT3F53E3VG

  • MM# 999LDH
  • Codice specifica SRGNJ
  • Codice ordinazione 1SD21BPT3F53E3VG
  • Stepping B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT1F53E1VGBK

  • MM# 99A7W7
  • Codice specifica SRKE9
  • Codice ordinazione 1SD21BPT1F53E1VGBK
  • Stepping B0

Intel® Stratix® 10 DX 2100 FPGA 1SD21BPT1F53E2VGBK

  • MM# 99A7W8
  • Codice specifica SRKEA
  • Codice ordinazione 1SD21BPT1F53E2VGBK
  • Stepping B0

Informazioni sulla conformità commerciale

  • ECCN 3A001.A.7.B
  • CCATS G171972
  • US HTS 8542390001

INFORMAZIONI SU PCN/MDDS

SRKEA

SRGNJ

SRGNH

SRGNG

SRGNF

SRGNE

SRKE9

Driver e software

Driver e software più recenti

Download disponibili:
Tutto

Nome

Data di lancio

La data di introduzione del prodotto sul mercato.

Litografia

La litografia fa riferimento alla tecnologia per i semiconduttori impiegata per la produzione di circuiti integrati, riportata in nanometri (nm), che indica le dimensioni delle funzioni integrate nel semiconduttore.

Elementi logici (LE, Logic Element)

Gli elementi logici sono le unità logiche più piccole nell'architettura Intel® FPGA. Gli elementi logici sono compatti e forniscono funzionalità avanzate con un utilizzo efficiente della logica.

Moduli di logici adattiva (ALM, Adaptive Logic Module)

Il modulo logico adattivo (ALM) è l'elemento logico costitutivo nei dispositivi FPGA Intel® supportati ed è progettato per massimizzare sia le prestazioni che l'utilizzo. Ogni ALM ha diverse modalità di funzionamento e può implementare una varietà di funzioni logiche combinate e sequenziali.

Registri del modulo di logica adattiva (ALM, Adaptive Logic Module)

I registri ALM corrispondono ai bit di registro (flip-flop) che sono contenuti all'interno degli ALM e utilizzati per implementare la logica sequenziale.

Phase-Locked Loop (PLL) fabric e I/O

I PLL di tipo Fabric e IO sono utilizzati per semplificare la progettazione e l'implementazione delle reti di clock nel tessuto FPGA Intel® e delle reti di clock associate alle cellule IO nel dispositivo.

Memoria massima integrata

La capacità totale di tutti i blocchi di memoria integrati nel tessuto programmabile del dispositivo FPGA Intel®.

Blocchi DSP (Digital Signal Processing)

Il blocco di elaborazione del segnale digitale (DSP) è l'elemento matematico costitutivo nei dispositivi FPGA Intel® supportati e contiene moltiplicatori e accumulatori ad alte prestazioni per l'implementazione di una grande varietà di funzioni di elaborazione del segnale digitale.

Formato DSP (Digital Signal Processing)

A seconda della famiglia di dispositivi FPGA Intel®, il blocco DSP supporta formati differenti (per esempio, virgola mobile rigida, virgola fissa, moltiplicazione-accumulo o solo accumulo).

Hard Processor System (HPS)

Il sistema a processore rigido (HPS) è un sistema CPU rigido completo contenuto nel tessuto FPGA Intel®.

Hard Memory Controller (HMC)

I controller di memoria rigida vengono utilizzati per abilitare sistemi di memoria di tipo esterno ad alte prestazioni collegati all'FPGA Intel®. Se paragonato al controller di memoria soft equivalente, il controller di memoria rigido riduce la potenza e le risorse FPGA e supporta il funzionamento a frequenze più elevate.

Interfacce di memoria esterne (EMIF)

I protocolli di interfaccia di memoria esterna supportati dal dispositivo FPGA Intel®.

Num. massimo di I/O utente

Il numero massimo di pin I/O general-purpose nel dispositivo FPGA Intel® (nel più grande pacchetto disponibile).
† Il numero reale potrebbe essere inferiore, a seconda del pacchetto.

Supporto per gli standard I/O

Gli standard di interfaccia I/O general-purpose supportati dal dispositivo FPGA Intel®.

Numero massimo di coppie LVDS

Il numero massimo di coppie LVDS che possono essere configurate nel dispositivo FPGA Intel® (nel più grande pacchetto disponibile). Per il numero di coppie LVDS RX e TX in base al tipo di pacchetto, occorre fare riferimento alla documentazione del dispositivo.

Num. massimo di ricetrasmettitori Non-Return to Zero (NRZ)

Il numero massimo di ricetrasmettitori NRZ nel dispositivo FPGA Intel® (nel più grande pacchetto disponibile).
† Il numero reale potrebbe essere inferiore, a seconda del pacchetto.

Velocità massima di trasferimento dati Non-Return to Zero (NRZ)

La frequenza di dati NRZ massima supportata dai ricetrasmettitori NRZ.
† La frequenza di dati reale potrebbe essere inferiore, a seconda del livello di velocità del ricetrasmettitore.

Ricetrasmettitori modulazione a impulsi di ampiezza (PAM4) massimi

Il numero massimo di ricetrasmettitori PAM4 nel dispositivo FPGA Intel® (nel più grande pacchetto disponibile).
† Il numero reale potrebbe essere inferiore, a seconda del pacchetto.

Velocità massima di trasferimento dati modulazione a impulsi di ampiezza (PAM4)

La frequenza di dati PAM4 massima supportata dai ricetrasmettitori PAM4.
† La frequenza di dati reale potrebbe essere inferiore, a seconda del livello di velocità del ricetrasmettitore.

Hard IP protocollo ricetrasmettitore

Proprietà intellettuale (hard IP) disponibile nel dispositivo FPGA Intel® per supportare i ricetrasmettitori seriali ad alta velocità. Rispetto all'IP soft equivalente, l'IP rigido del protocollo di ricetrasmettitore consente di risparmiare potenza e risorse FPGA e semplifica l'implementazione del protocollo seriale.

Registri Hyper

I registri Hyper sono bit di registro aggiuntivi (flip-flop) situati nell'interconnessione di alcune famiglie di dispositivi FPGA Intel® che ne consentono la ritemporizzazione e il pipelining al fine di abilitare una frequenza di clock più elevata nel tessuto FPGA.

Sicurezza del bitstream FPGA

In base alla famiglia di dispositivi FPGA Intel®, sono disponibili diverse funzionalità di sicurezza per prevenire la copia del bitstream dei clienti e rilevare i tentativi di manomissione del dispositivo durante il funzionamento.

Opzioni package

I dispositivi FPGA Intel® presentano diverse dimensioni di pacchetti, con quantità di IO e ricetrasmettitori differenti, per soddisfare i requisiti di sistema dei clienti.