CPLD MAX® II EPM240
Specifiche
Confronta i prodotti Intel®
Di base
-
Raccolta di prodotti
CPLD MAX® II
-
Stato
Launched
-
Data di lancio
Q1'14
-
Litografia
180 nm
Risorse
-
Macrocelle equivalenti
192
-
Ritardo pin-to-pin
7.5 ns
-
Memoria flash utente
8 Kb
Caratteristiche
-
JTAG boundary-scan
Sì
-
ISP JTAG
Sì
-
Registri di input rapido
Sì
-
Power-up di registro programmabile
Sì
-
Traslatore JTAG
Sì
-
ISP in tempo reale
Sì
-
I/O MultiVolt†
1.5, 1.8, 2.5, 3.3
-
Power bank I/O
2
-
L'output massimo consente
80
-
LVTTL/LVCMOS
Sì
-
Trigger di Schmitt
Sì
-
Slew rate programmabile
Sì
-
Resistori di pull-up programmabili
Sì
-
Pin GND programmabili
Sì
-
Output open-drain
Sì
-
Bus-hold
Sì
Specifiche del package
-
Opzioni package
M100, F100, T100
-
Dimensione package
6mm x 6mm, 11mm x 11mm, 16mm x 16mm
Informazioni supplementari
-
URL informazioni aggiuntive
View now
Ordinazione e conformità
Informazioni su ordinazione e specifiche
Informazioni sulla conformità commerciale
- ECCN EAR99
- CCATS NA
- US HTS 8542390001
Informazioni PCN
SR6RQ
- 968064 PCN
SRBZV
- 974601 PCN
SRAX4
- 972851 PCN
SRBZU
- 974600 PCN
SR9KN
- 971383 PCN
SR6AF
- 967523 PCN
SRAX1
- 972848 PCN
SR6AD
- 967521 PCN
SR8NM
- 970381 PCN
SR9KR
- 971386 PCN
SR9KQ
- 971385 PCN
SR9TG
- 972156 PCN
SR9TE
- 972154 PCN
SRBAH
- 973377 PCN
Driver e software
Descrizione
Tipo
Più contenuti
Sistema operativo
Versione
Data
Tutto
Visualizzate i dettagli
Download
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Y
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Driver e software più recenti
Supporto
Data di lancio
La data di introduzione del prodotto sul mercato.
Litografia
La litografia fa riferimento alla tecnologia per i semiconduttori impiegata per la produzione di circuiti integrati, riportata in nanometri (nm), che indica le dimensioni delle funzioni integrate nel semiconduttore.
Macrocelle equivalenti
Il rapporto di macrocella equivalente tipico è approssimativamente 1,3 LE per macrocella, in base a dati empirici.
Ritardo pin-to-pin
Il ritardo pin-to-pin è il tempo che il segnale richiede per propagarsi attraverso la logica combinazionale da un pin di input e per apparire in corrispondenza di un pin di output esterno.
Memoria flash utente
La memoria flash utente (UFM) fornisce accesso ai blocchi di memoria flash seriale all'interno di questo tipo di dispositivi.
JTAG boundary-scan
Test che isola i circuiti interni di un dispositivo rispetto ai circuiti I/O.
ISP JTAG
Programmabilità in-system tramite interfaccia JTAG.
Registri di input rapido
I registri di input nelle celle I/O con una connessione veloce e diretta dai pin I/O.
Power-up di registro programmabile
Consente agli output registrati di aumentare le prestazioni per una durata specifica al power-up tramite software Quartus II.
Traslatore JTAG
Consente l'accesso al TAP JTAG e ai segnali di stato quando l'istruzione USER0 o USER1 viene emessa al TAP JTAG.
ISP in tempo reale
Può programmare il dispositivo supportato mentre il dispositivo è ancora in attività.
I/O MultiVolt†
Consente ai dispositivi in tutti i pacchetti di interfacciarsi con sistemi con diverse tensioni di alimentazione. †Per una tolleranza di 5,0 V deve essere utilizzato un resistore esterno.
Power bank I/O
Un gruppo di pin I/O raggruppati al fine di specificare gli standard I/O. l'alimentazione durante il funzionamento del dispositivo.
L'output massimo consente
Il numero massimo di input di controllo che permettono o impediscono l'output dei dati dal dispositivo.
LVTTL/LVCMOS
Logica TTL a bassa tensione/LVCMOS
Trigger di Schmitt
Consente ai buffer di rispondere a tassi di edge di input lenti con una frequenza di edge di output veloce.
Slew rate programmabile
Controllo dello slew rate di output che può essere configurato per prestazioni a basso rumore o ad alta velocità.
Resistori di pull-up programmabili
Ciascun pin I/O sul dispositivo presenta un resistore di pull-up programmabile opzionale in modalità utente. Se la funzionalità viene abilitata per un pin I/O, il resistore di pull-up mantiene l'output al livello VCCIO del banco di pin di output.
Pin GND programmabili
Ciascun pin I/O non utilizzato sul dispositivo può essere utilizzato come pin di ground aggiuntivo.
Output open-drain
I dispositivi offrono un output open-drain (equivalente al collettore aperto) per ogni pin I/O. Tale output open-drain consente al dispositivo di fornire segnali di controllo a livello di sistema che possono essere sostenuti da uno qualsiasi dei dispositivi.
Bus-hold
Ciascun pin I/O sul dispositivo offre una funzionalità opzionale di bus-hold Il circuito bus-hold può trattenere il segnale su un pin I/O al suo ultimo stato di pilotaggio.
Opzioni package
I dispositivi FPGA Intel® presentano diverse dimensioni di pacchetti, con quantità di IO e ricetrasmettitori differenti, per soddisfare i requisiti di sistema dei clienti.
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Fare riferimento al datasheet per le definizioni ufficiali delle funzioni e delle proprietà del prodotto.
‡ Questa funzione potrebbe non essere disponibile su tutti i sistemi. Per verificare la compatibilità del sistema in uso, contatta il fornitore del sistema oppure consulta le specifiche del sistema (scheda madre, processore, chipset, alimentatore, HDD, controller grafico, memoria, BIOS, driver, virtual machine monitor, piattaforma software e/o sistema operativo). Funzionalità, prestazioni e altri vantaggi di questa funzione possono variare in base alla configurazione del sistema.
Le SKU “annunciate” non sono ancora disponibili. Per informazioni sulla disponibilità sul mercato, fare riferimento alla data di lancio.