Arria® V 5ASTD3 FPGA

Spesifikasi

Ekspor spesifikasi

Info Penting

Spesifikasi I/O

Spesifikasi Paket

Informasi Tambahan

Pemesanan dan Kepatuhan

Informasi pemesanan dan spesifikasi

Arria® V 5ASTD3 FPGA 5ASTFD3G3F35I3G

  • MM# 999XCZ
  • Kode SPEC SRHBN
  • Kode Pemesanan 5ASTFD3G3F35I3G
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTFD3G3F35I5G

  • MM# 999XD0
  • Kode SPEC SRHBP
  • Kode Pemesanan 5ASTFD3G3F35I5G
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTFD3K3F40I3G

  • MM# 999XD1
  • Kode SPEC SRHBQ
  • Kode Pemesanan 5ASTFD3K3F40I3G
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTFD3K3F40I5G

  • MM# 999XD2
  • Kode SPEC SRHBR
  • Kode Pemesanan 5ASTFD3K3F40I5G
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTMD3E3F31I3G

  • MM# 999XD8
  • Kode SPEC SRHBW
  • Kode Pemesanan 5ASTMD3E3F31I3G
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTMD3E3F31I5G

  • MM# 999XD9
  • Kode SPEC SRHBX
  • Kode Pemesanan 5ASTMD3E3F31I5G
  • Stepping A1

Diistirahatkan dan dihentikan

Arria® V 5ASTD3 FPGA 5ASTFD3G3F35I3N

  • MM# 967829
  • Kode SPEC SR6KA
  • Kode Pemesanan 5ASTFD3G3F35I3N
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTFD3K3F40I3N

  • MM# 967830
  • Kode SPEC SR6KB
  • Kode Pemesanan 5ASTFD3K3F40I3N
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTMD3E3F31I3N

  • MM# 968325
  • Kode SPEC SR6ZA
  • Kode Pemesanan 5ASTMD3E3F31I3N
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTFD3G3F35I5N

  • MM# 968870
  • Kode SPEC SR7F0
  • Kode Pemesanan 5ASTFD3G3F35I5N
  • Stepping A1

Arria® V 5ASTD3 FPGA 5ASTFD3K3F40I5N

  • MM# 968871
  • Kode SPEC SR7F1
  • Kode Pemesanan 5ASTFD3K3F40I5N
  • Stepping A1

Informasi kepatuhan dagang

  • ECCN 3A991
  • CCATS NA
  • US HTS 8542390001

Informasi PCN/MDDS

SRHBP

SRHBN

SR7F1

SR7F0

SRHBX

SR6KB

SR6ZA

SRHBW

SR6KA

SRHBR

SRHBQ

Driver dan Perangkat Lunak

Driver & Perangkat Lunak Terbaru

Unduhan Tersedia:
Semua

Nama

Tanggal Peluncuran

Tanggal pertama kali produk diperkenalkan.

Litografi

Litografi mengacu pada teknologi semikonduktor yang digunakan untuk memproduksi sirkuit terintegrasi, dan dilaporkan dalam nanometer (nm), menunjukkan ukuran fitur yang ditanam pada semikonduktor.

Elemen Logika (LE)

Elemen logika (LE) adalah unit logika terkecil dalam arsitektur Intel® FPGA. LE ringkas dan menghadirkan fitur tingkat lanjut dengan penggunaan logika yang efisien.

Modul Logika Adaptive (ALM)

Modul logika adaptive (ALM) adalah blok bangunan logika dalam perangkat Intel® FPGA yang didukung, dan dirancang untuk memaksimalkan performa serta utilisasi. Setiap ALM memiliki beberapa mode operasi yang berbeda, dan dapat menerapkan berbagai fungsi logika sekuensial dan kombinatorial yang berbeda.

Register Modul Logika Adaptif (ALM)

Register ALM adalah bit register (flip-flop) yang terkandung di dalam ALM dan digunakan untuk menerapkan logika sekuensial.

Fabric dan I/O Phase-Locked Loop (PLL)

Fabric dan IO PLL digunakan untuk menyederhanakan desain dan implementasi jaringan clock dalam fabric Intel® FPGA, serta jaringan clock yang terasosiasi dengan sel IO dalam perangkat.

Memori Tertanam Maksimal

Total kapasitas dari semua blok memori tertanam dalam fabric yang dapat diprogram dari perangkat Intel® FPGA.

Blok Pemrosesan Sinyal Digital (DSP)

Blok pemrosesan sinyal digital (DSP) adalah blok bangunan matematika dalam perangkat Intel® FPGA yang didukung dan mengandung pengganda serta akumulator performa tinggi untuk menerapkan berbagai fungsi pemrosesan sinyal digital.

Format Pemrosesan Sinyal Digital (DSP)

Tergantung pada rangkaian perangkat Intel® FPGA, blok DSP mendukung format berbeda seperti hard floating point, hard fixed point, menggandakan dan mengakumulasikan, serta hanya mengalikan.

Sistem Prosesor Keras (HPS)

Sistem prosesor keras (HPS) adalah sistem CPU keras yang lengap dan terkandung dalam fabric Intel® FPGA.

Kontroler Memori Keras

Kontroler memori keras digunakan untuk mendukung sistem memori eksternal performa tinggi yang terhubung ke Intel® FPGA. Kontroler memori keras menghemat daya dan sumber daya FPGA jika dibandingkan dengan kontroler memori lunak yang setara, serta mendukung operasi frekuensi yang lebih tinggi.

Antarmuka Memori Eksternal (EMIF)

Protokol antarmuka memori eksternal didukung oleh perangkat Intel® FPGA.

Jumlah I/O Pengguna Maksimal

Jumlah maksimum pin I/O bertujuan umum dalam perangkat Intel® FPGA, dalam paket terbesar yang tersedia.
† Jumlah sebenarnya dapat lebih rendah tergantung paket.

Dukungan Standar I/O

Standar antarmuka I/O bertujuan umum didukung oleh perangkat Intel® FPGA.

Pasangan LVDS Maksimum

Jumlah maksimum pasangan LVDS yang dapat dikonfigurasi dalam perangkat Intel® FPGA, dalam paket terbesar yang tersedia. Lihat dokumentasi perangkat untuk jumlah pasangan RX dan TX LVDS berdasarkan jenis paket.

Transceiver Non-Return to Zero (NRZ) Maksimum

Jumlah transceiver NRZ maksimum dalam perangkat Intel® FPGA, di paket terbesar yang tersedia.
† Jumlah sebenarnya dapat lebih rendah tergantung paket.

Tingkat Data Non-Return to Zero (NRZ) Maksimum

Tingkat data NRZ maksimum yang didukung oleh transceiver NRZ.
† Tingkat data sebenarnya dapat lebih rendah tergantung kelas kecepatan transceiver.

IP Keras Protokol Transceiver

Kekayaan intelektual keras tersedia di perangkat Intel® FPGA untuk mendukung transceiver serial berkecepatan tinggi. IP keras protokol transceiver menghemat daya dan sumber daya FPGA dibandingkan IP lunak yang setara, serta menyederhanakan implementasi protokol serial.

Keamanan Bitstream FPGA

Tergantung pada rangkaian perangkat Intel FPGA, berbagai fitur keamanan tersedia untuk mencegah penyalinan bitstream pelanggan, dan mendeteksi upaya untuk mengubah perangkat selama operasi.

Konverter Analog ke Digital

Konverter analog ke digital adalah sumber daya konverter data yang tersedia di beberapa rangkaian perangkat Intel FPGA.

Pilihan Paket

Perangkat Intel® FPGA tersedia dalam ukuran paket yang berbeda, dengan jumlah IO dan transceiver yang berbeda, untuk menyesuaikan kebutuhan sistem pelanggan.