Arria® V 5AGZE5 FPGA

Spesifikasi

Ekspor spesifikasi

Hal Penting

Spesifikasi I/O

Spesifikasi Paket

Informasi Tambahan

Pemesanan dan Kepatuhan

Informasi pemesanan dan spesifikasi

Arria® V 5AGZE5 FPGA 5AGZME5H2F35C3G

  • MM# 999XCC
  • Kode SPEC SRHB8
  • Kode Pemesanan 5AGZME5H2F35C3G
  • Stepping A1
  • ID Konten MDDS 725703745116

Arria® V 5AGZE5 FPGA 5AGZME5H2F35I3LG

  • MM# 999XCF
  • Kode SPEC SRHB9
  • Kode Pemesanan 5AGZME5H2F35I3LG
  • Stepping A1
  • ID Konten MDDS 725849

Arria® V 5AGZE5 FPGA 5AGZME5K2F40C3G

  • MM# 999XCG
  • Kode SPEC SRHBA
  • Kode Pemesanan 5AGZME5K2F40C3G
  • Stepping A1
  • ID Konten MDDS 725866745341

Arria® V 5AGZE5 FPGA 5AGZME5K2F40I3LG

  • MM# 999XCH
  • Kode SPEC SRHBB
  • Kode Pemesanan 5AGZME5K2F40I3LG
  • Stepping A1
  • ID Konten MDDS 697912

Arria® V 5AGZE5 FPGA 5AGZME5K3F40C4G

  • MM# 999XCJ
  • Kode SPEC SRHBC
  • Kode Pemesanan 5AGZME5K3F40C4G
  • Stepping A1
  • ID Konten MDDS 725769745328

Arria® V 5AGZE5 FPGA 5AGZME5K3F40I4G

  • MM# 999XCK
  • Kode SPEC SRHBD
  • Kode Pemesanan 5AGZME5K3F40I4G
  • Stepping A1
  • ID Konten MDDS 726277

Arria® V 5AGZE5 FPGA 5AGZME5H3F35C4G

  • MM# 999XHH
  • Kode SPEC SRHEB
  • Kode Pemesanan 5AGZME5H3F35C4G
  • Stepping A1
  • ID Konten MDDS 696176

Arria® V 5AGZE5 FPGA 5AGZME5H3F35I4G

  • MM# 999XHK
  • Kode SPEC SRHEC
  • Kode Pemesanan 5AGZME5H3F35I4G
  • Stepping A1
  • ID Konten MDDS 725436

Diistirahatkan dan dihentikan

Arria® V 5AGZE5 FPGA 5AGZME5K2F40C3N

  • MM# 970581
  • Kode SPEC SR8TW
  • Kode Pemesanan 5AGZME5K2F40C3N
  • Stepping A1
  • ID Konten MDDS 691711745381

Informasi kepatuhan dagang

  • ECCN 3A991
  • CCATS NA
  • US HTS 8542390001

Informasi PCN

SRHEC

SRHEB

SRHB9

SRHB8

SR8TW

SRHBD

SRHBC

SRHBB

SRHBA

Driver dan Perangkat Lunak

Driver & Perangkat Lunak Terbaru

Unduhan Tersedia:
Semua

Nama

Tanggal Peluncuran

Tanggal pertama kali produk diperkenalkan.

Litografi

Litografi mengacu pada teknologi semikonduktor yang digunakan untuk memproduksi sirkuit terintegrasi, dan dilaporkan dalam nanometer (nm), menunjukkan ukuran fitur yang ditanam pada semikonduktor.

Elemen Logika (LE)

Elemen logika (LE) adalah unit logika terkecil dalam arsitektur Intel® FPGA. LE ringkas dan menghadirkan fitur tingkat lanjut dengan penggunaan logika yang efisien.

Modul Logika Adaptive (ALM)

Modul logika adaptive (ALM) adalah blok bangunan logika dalam perangkat Intel® FPGA yang didukung, dan dirancang untuk memaksimalkan performa serta utilisasi. Setiap ALM memiliki beberapa mode operasi yang berbeda, dan dapat menerapkan berbagai fungsi logika sekuensial dan kombinatorial yang berbeda.

Register Modul Logika Adaptif (ALM)

Register ALM adalah bit register (flip-flop) yang terkandung di dalam ALM dan digunakan untuk menerapkan logika sekuensial.

Fabric dan I/O Phase-Locked Loop (PLL)

Fabric dan IO PLL digunakan untuk menyederhanakan desain dan implementasi jaringan clock dalam fabric Intel® FPGA, serta jaringan clock yang terasosiasi dengan sel IO dalam perangkat.

Memori Tertanam Maksimal

Total kapasitas dari semua blok memori tertanam dalam fabric yang dapat diprogram dari perangkat Intel® FPGA.

Blok Pemrosesan Sinyal Digital (DSP)

Blok pemrosesan sinyal digital (DSP) adalah blok bangunan matematika dalam perangkat Intel® FPGA yang didukung dan mengandung pengganda serta akumulator performa tinggi untuk menerapkan berbagai fungsi pemrosesan sinyal digital.

Format Pemrosesan Sinyal Digital (DSP)

Tergantung pada rangkaian perangkat Intel® FPGA, blok DSP mendukung format berbeda seperti hard floating point, hard fixed point, menggandakan dan mengakumulasikan, serta hanya mengalikan.

Kontroler Memori Keras

Kontroler memori keras digunakan untuk mendukung sistem memori eksternal performa tinggi yang terhubung ke Intel® FPGA. Kontroler memori keras menghemat daya dan sumber daya FPGA jika dibandingkan dengan kontroler memori lunak yang setara, serta mendukung operasi frekuensi yang lebih tinggi.

Antarmuka Memori Eksternal (EMIF)

Protokol antarmuka memori eksternal didukung oleh perangkat Intel® FPGA.

Jumlah I/O Pengguna Maksimal

Jumlah maksimum pin I/O bertujuan umum dalam perangkat Intel® FPGA, dalam paket terbesar yang tersedia.
† Jumlah sebenarnya dapat lebih rendah tergantung paket.

Dukungan Standar I/O

Standar antarmuka I/O bertujuan umum didukung oleh perangkat Intel® FPGA.

Pasangan LVDS Maksimum

Jumlah maksimum pasangan LVDS yang dapat dikonfigurasi dalam perangkat Intel® FPGA, dalam paket terbesar yang tersedia. Lihat dokumentasi perangkat untuk jumlah pasangan RX dan TX LVDS berdasarkan jenis paket.

Transceiver Non-Return to Zero (NRZ) Maksimum

Jumlah transceiver NRZ maksimum dalam perangkat Intel® FPGA, di paket terbesar yang tersedia.
† Jumlah sebenarnya dapat lebih rendah tergantung paket.

Tingkat Data Non-Return to Zero (NRZ) Maksimum

Tingkat data NRZ maksimum yang didukung oleh transceiver NRZ.
† Tingkat data sebenarnya dapat lebih rendah tergantung kelas kecepatan transceiver.

IP Keras Protokol Transceiver

Kekayaan intelektual keras tersedia di perangkat Intel® FPGA untuk mendukung transceiver serial berkecepatan tinggi. IP keras protokol transceiver menghemat daya dan sumber daya FPGA dibandingkan IP lunak yang setara, serta menyederhanakan implementasi protokol serial.

Keamanan Bitstream FPGA

Tergantung pada rangkaian perangkat Intel FPGA, berbagai fitur keamanan tersedia untuk mencegah penyalinan bitstream pelanggan, dan mendeteksi upaya untuk mengubah perangkat selama operasi.

Konverter Analog ke Digital

Konverter analog ke digital adalah sumber daya konverter data yang tersedia di beberapa rangkaian perangkat Intel FPGA.

Pilihan Paket

Perangkat Intel® FPGA tersedia dalam ukuran paket yang berbeda, dengan jumlah IO dan transceiver yang berbeda, untuk menyesuaikan kebutuhan sistem pelanggan.