MAX® V 5M570Z CPLD

Spesifikasi

Pemesanan dan Kepatuhan

Informasi pemesanan dan spesifikasi

MAX® V 5M570Z CPLD 5M570ZM100C4N

  • MM# 965744
  • Kode SPEC SR4TB
  • Kode Pemesanan 5M570ZM100C4N
  • Stepping A1
  • ID Konten MDDS 700287744892

MAX® V 5M570Z CPLD 5M570ZF256C5N

  • MM# 968265
  • Kode SPEC SR6XJ
  • Kode Pemesanan 5M570ZF256C5N
  • Stepping A1
  • ID Konten MDDS 701653744267

MAX® V 5M570Z CPLD 5M570ZF256C4N

  • MM# 968408
  • Kode SPEC SR71L
  • Kode Pemesanan 5M570ZF256C4N
  • Stepping A1
  • ID Konten MDDS 699739745498

MAX® V 5M570Z CPLD 5M570ZM100C5N

  • MM# 969134
  • Kode SPEC SR7NS
  • Kode Pemesanan 5M570ZM100C5N
  • Stepping A1
  • ID Konten MDDS 702387744307

MAX® V 5M570Z CPLD 5M570ZT100A5N

  • MM# 969135
  • Kode SPEC SR7NU
  • Kode Pemesanan 5M570ZT100A5N
  • Stepping A1
  • ID Konten MDDS 699011744935

MAX® V 5M570Z CPLD 5M570ZM100I5N

  • MM# 969136
  • Kode SPEC SR7NT
  • Kode Pemesanan 5M570ZM100I5N
  • Stepping A1
  • ID Konten MDDS 702334745450

MAX® V 5M570Z CPLD 5M570ZF256I5N

  • MM# 970651
  • Kode SPEC SR8VY
  • Kode Pemesanan 5M570ZF256I5N
  • Stepping A1
  • ID Konten MDDS 694355744240

MAX® V 5M570Z CPLD 5M570ZF256I5

  • MM# 978989
  • Kode SPEC SRCZ6
  • Kode Pemesanan 5M570ZF256I5
  • Stepping A1
  • ID Konten MDDS 700277

MAX® V 5M570Z CPLD 5M570ZM100I5

  • MM# 985530
  • Kode SPEC SREUP
  • Kode Pemesanan 5M570ZM100I5
  • Stepping A1
  • ID Konten MDDS 813827

Informasi kepatuhan dagang

  • ECCN EAR99
  • CCATS NA
  • US HTS 8542390001

Informasi PCN

SR4TB

SR71L

SREUP

SRCZ6

SR7NU

SR7NT

SR7NS

SR8VY

SR6XJ

Driver dan Perangkat Lunak

Driver & Perangkat Lunak Terbaru

Unduhan Tersedia:
Semua

Nama

Tanggal Peluncuran

Tanggal pertama kali produk diperkenalkan.

Litografi

Litografi mengacu pada teknologi semikonduktor yang digunakan untuk memproduksi sirkuit terintegrasi, dan dilaporkan dalam nanometer (nm), menunjukkan ukuran fitur yang ditanam pada semikonduktor.

Elemen Logika (LE)

Elemen logika (LE) adalah unit logika terkecil dalam arsitektur Intel® FPGA. LE ringkas dan menghadirkan fitur tingkat lanjut dengan penggunaan logika yang efisien.

Makrosel yang Setara

Tipikal rasio makrosel yang setara" adalah sekitar 1,3 LE per makrosel berdasarkan data empiris.

Penundaan Pin-ke-pin

Penundaan pin-ke-pin adalah waktu yang diperlukan bagi sinyal dari pin input untuk menyebarkan melalui logika kombinasi dan muncul di pin output eksternal.

Memori Flash Pengguna

Memori Flash Pengguna (UFM) menghadirkan akses ke blok memori flash serial dalam perangkat ini.

Logika yang Dapat Diubah ke Memori

LE yang tidak digunakan dapat diubah menjadi memori. Jumlah total bit RAM LE yang tersedia tergantung pada konfigurasi mode memori, kedalaman, dan lebar dari memori yang digunakan.

Osilator Internal

Osilator internal digunakan untuk memenuhi persyaratan clocking dari banyak desain dan menghilangkan persyaratan kesirkuitan clock eksternal.

Reset Power-on Cepat

Reset cepat seluruh desain menjadi kondisi awal dan diketahui setelah catu daya terdeteksi.

JTAG pemindaian batasan

Menguji yang mengisolasi kesirkuitan internal perangkat dari kesirkutain I/O.

JTAG ISP

In-System Programmability melalui antarmuka JTAG.

Register Input Cepat

Register input dalam sel I/O yang memiliki koneksi langsung dan cepat dari pin I/O.

Power-up Register yang Dapat Diprogram

Memungkinkan output terdaftar untuk meningkatkan durasi tertentu setelah power-up melalui perangkat lunak Quartus II.

Penerjemah JTAG

Memperbolehkan akses ke JTAG TAP dan menyatakan sinyal ketika baik instruksi USER0 atau USER1 diberikan ke JTAG TAP.

IPS real-time

Dapat memprogram perangkat yang didukung ketika perangkat masih beroperasi.

MultiVolt I/Os†

Memungkinkan perangkat dalam semua paket untuk melakukan antarmuka dengan sistem dari tegangan pasokan yang berbeda. Resistor eksternal harus digunakan untuk toleransi 5,0 V.

Power Bank I/O

Kelompok pin I/O yang dikelompokkan dengan tujuan mengkhususkan standar I/O. Untuk didukung selama perangkat beroperasi.

Dukungan Output Maksimum

Jumlah input kontrol maksimum yang mengizinkan atau mencegah output data dari perangkat.

LVTTL/LVCMOS

Low Voltage Transistor to Transistor Logic / Low Voltage Complementary Metal Oxide Semiconductor

Output LVDS Teremulasi

Output Low Voltage Differential Signaling

Schmitt Triggers

Memungkinkan buffer input untuk menanggapi tingkat edge input yang lambat dengan tingkat edge output yang cepat.

Tingkat Slew yang Dapat Diprogram

Kontrol tingkat slew output yang dapat dikonfigurasi untuk performa kecepatan tinggi dan kebisingan rendah.

Resistor Pull-up yang Dapat Diprogram

Setiap pin I/O pada perangkat menghadirkan resisten pull-up yang dapat diprogram opsional selama mode pengguna. Jika fitur ini diaktifkan untuk pin I/O, resistor pull-up menahan output ke tingkat VCCIO dari bank pin output.

Pin GND yang Dapat Diprogram

Setiap pin I/O tidak digunakan pada perangkat dapat digunakan sebagai pin dasar tambahan.

Output Open-drain

Perangkat menghadirkan output open-drain opsional (setara dengan open-collector) untuk setiap pin I/O. Output open-drain ini memungkinkan perangkat untuk menghadirkan sinyal kontrol tingkat sistem yang dapat ditegaskan oleh beberapa perangkat apa pun.

Bus Hold

Setiap pin I/O pada perangkat menghadirkan fitur bus-hold opsional. Kesirkuitan bus-hold dapat menahan sinyal pada pin I/O di keadaan terakhirnya.

Pilihan Paket

Perangkat Intel® FPGA tersedia dalam ukuran paket yang berbeda, dengan jumlah IO dan transceiver yang berbeda, untuk menyesuaikan kebutuhan sistem pelanggan.