CPLD MAX® V 5M1270Z

CPLD MAX® V 5M1270Z

Especificaciones

Pedido y cumplimiento

Pedido e información sobre las especificaciones

MAX® V 5M1270Z CPLD 5M1270ZF256A5N

  • MM# 965733
  • Código de especif. SR4T0
  • Código de pedido 5M1270ZF256A5N
  • Versión A1

MAX® V 5M1270Z CPLD 5M1270ZF256C5N

  • MM# 965734
  • Código de especif. SR4T1
  • Código de pedido 5M1270ZF256C5N
  • Versión A1

MAX® V 5M1270Z CPLD 5M1270ZF256C4N

  • MM# 968255
  • Código de especif. SR6X8
  • Código de pedido 5M1270ZF256C4N
  • Versión A1

MAX® V 5M1270Z CPLD 5M1270ZF256I5

  • MM# 968256
  • Código de especif. SR6X9
  • Código de pedido 5M1270ZF256I5
  • Versión A1

MAX® V 5M1270Z CPLD 5M1270ZF256I5N

  • MM# 968257
  • Código de especif. SR6XA
  • Código de pedido 5M1270ZF256I5N
  • Versión A1

MAX® V 5M1270Z CPLD 5M1270ZF324I5N

  • MM# 968258
  • Código de especif. SR6XB
  • Código de pedido 5M1270ZF324I5N
  • Versión A1

MAX® V 5M1270Z CPLD 5M1270ZF324C4N

  • MM# 968396
  • Código de especif. SR718
  • Código de pedido 5M1270ZF324C4N
  • Versión A1

MAX® V 5M1270Z CPLD 5M1270ZF324C5N

  • MM# 969124
  • Código de especif. SR7NH
  • Código de pedido 5M1270ZF324C5N
  • Versión A1

Información sobre el cumplimiento de normativas

  • ECCN 3A991
  • CCATS NA
  • US HTS 8542390001

Información sobre PCN/MDDS

SR6X8

SR4T1

SR7NH

SR4T0

SR6XB

SR6XA

SR718

SR6X9

Controladores y software

Últimos controladores y software

Descargas disponibles:
Todo

Nombre

Fecha de lanzamiento

La fecha en que se presentó inicialmente el producto.

Litografía

Litografía se refiere a la tecnología de semiconducción que se utiliza para fabricar el circuito integrado, indicada en nanómetros (nm), y es un indicador del tamaño de las funciones incluidas en el semiconductor.

Elementos lógicos (LE)

Los elementos lógicos (LE) son las unidades de lógica más pequeñas de la arquitectura Intel® FPGA. Los LE son compactos y proporcionan características avanzadas con un uso lógico eficiente.

Macrocélulas equivalentes

La relación de macrocélulas equivalentes típica" es de aproximadamente 1,3 LE por macrocélula basada en datos empíricos.

Retraso de pin a pin

El retraso de pin a pin es el tiempo necesario para que una señal de un pin de entrada se propague a través de lógica combinatoria y aparezca en un pin de salida externo.

Memoria flash del usuario

La memoria flash del usuario (UFM, por sus siglas en inglés) ofrece acceso a los bloques de memoria flash serial en estos dispositivos.

Lógica convertible a memoria

Los LE no utilizados se pueden convertir en memoria. La cantidad total de bits de RAM LE disponibles depende de la configuración de la profundidad, el ancho y el modo de memoria de la memoria ejemplificada.

Oscilador interno

El oscilador interno se utiliza para satisfacer los requisitos de reloj de muchos diseños y eliminar el requisito de un circuito de reloj externo.

Restablecimiento rápido con alimentación

Restablecimiento rápido de todo el diseño a un estado inicial y bien conocido después de detectar la fuente de alimentación.

JTAG de exploración de límites

Pruebas que aíslan el circuito interno de un dispositivo del circuito de E/S.

ISP de JTAG

Capacidad de programación en el sistema a través de la interfaz JTAG.

Registros de entradas rápidos

Registros de entrada en celdas de E/S que tienen una conexión rápida y directa desde pines de E/S.

Arranque de registro programable

Habilita las salidas registradas para que se impulsen durante un tiempo específico al momento del arranque a través del software Quartus II.

Traductor de JTAG

Permite acceder a las señales de estado y TAP JTAG cuando se emiten las instrucciones de USER0 o USER1 en JTAG TAP.

ISP en tiempo real

Puede programar el dispositivo compatible mientras el dispositivo está en funcionamiento.

E/S multiVolt†

Permite que los dispositivos de todos los paquetes interactúen con los sistemas de diferentes voltajes de suministro. Se debe utilizar una resistencia externa para la tolerancia de 5,0 V.

Cargadores portátiles de E/S

Un grupo de pines de E/S que se agrupan para especificar los estándares de E/S. Para tener energía durante el funcionamiento del dispositivo

Habilitaciones máximas de salida

Cantidad máxima de entradas de control que permiten o impiden la salida de datos del dispositivo.

LVTTL/LVCMOS

Transistor de bajo voltaje a la lógica del transistor/semiconductor de óxido metálico complementario de bajo voltaje

Salidas de LVDS emuladas

Salidas de señales diferenciales de bajo voltaje

Cumple con PCI de 32 bits, 66 MHz

Nota: este producto requiere una resistencia externa para la tolerancia de 5 V.

Disparadores de Schmitt

Permiten que los búferes de entrada respondan a las tasas de perímetro de entrada lentas con una tasa de perímetro de salida rápida.

Tasa de giro programable

Control de tasa de giro de salida que se puede configurar para tener menor ruido o un desempeño de alta velocidad.

Resistencias de polarización programables

Cada pin de E/S en el dispositivo ofrece una resistencia de polarización programable opcional durante el modo de usuario. Si esta función está habilitada para un pin de E/S, la resistencia de polarización mantiene la salida al nivel de VCCIO del banco de pines de salida.

Pines de a tierra (GND) programables

Cada pin de E/S no utilizado en el dispositivo se puede utilizar como un pin de tierra adicional.

Salidas de drenaje abierto

Los dispositivos ofrecen una salida de drenaje abierto opcional (equivalente a un colector abierto) para cada pin de E/S. Esta salida de drenaje abierto permite que el dispositivo ofrezca señales de control a nivel de sistema que se pueden afirmar con alguno de los distintos dispositivos.

Retención de bus

Cada pin de E/S en el dispositivo ofrece una función de retención de bus opcional. El circuito de retención de bus puede retener la señal en un pin de E/S en su último estado emitido.

Opciones de embalaje

Los dispositivos FPGA Intel® están disponibles en diferentes tamaños de paquetes, con diferentes cantidades de E/S y transceptores, para satisfacer los requisitos de sistema del cliente.