MAX® V 5M40Z CPLD

MAX® V 5M40Z CPLD

Spezifikationen

Treiber und Software

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Name

Einführungsdatum

Das Datum, an dem das Produkt erstmals auf dem Markt eingeführt wurde.

Lithographie

„Lithographie“ bezieht sich auf die Halbleitertechnik, die für die Herstellung einer integrierten Leiterplatine verwendet und in Nanometern (nm) angegeben wird. Dadurch wird der Funktionsumfang des Halbleiters angezeigt.

Logikelemente (LE)

Logikelemente (LEs) sind die kleinsten Logikeinheiten in der Intel® FPGA-Architektur. LEs sind kompakt und bieten erweiterte Funktionen mit effizienter Logiknutzung.

Äquivalente Makrozellen

Das typische Verhältnis von äquivalenten Makrozellen liegt bei etwa 1,3 LEs pro Makrozelle, basierend auf empirischen Daten.

Pin-zu-Pin-Verzögerung

Die Pin-zu-Pin-Verzögerung ist die Zeit, die ein Signal von einem Eingangspin benötigt, um die kombinierte Logik zu durchlaufen und an einem externen Ausgangspin zu erscheinen.

Benutzer-Flash-Speicher

Der User Flash Memory (UFM) ermöglicht den Zugriff auf die seriellen Flash-Speicher-Blöcke in diesen Geräten.

In Speicher konvertierbare Logik

Nicht verwendete LEs können in Speicher umgewandelt werden. Die Gesamtzahl der verfügbaren LE-RAM-Bits hängt von der Konfiguration des Speichermodus, der Tiefe und der Breite des instanziierten Speichers ab.

Interner Oszillator

Der interne Oszillator wird verwendet, um die Taktanforderungen vieler Designs zu erfüllen und den Bedarf an einer externen Taktschaltung zu eliminieren.

Schnelles Zurücksetzen bei Einschaltung

Schnelles Zurücksetzen des gesamten Entwurfs in einen anfänglichen und bekannten Zustand , nachdem die Stromversorgung erkannt wurde.

Boundary-Scan JTAG

Prüfung, bei der die internen Schaltkreise eines Geräts von seinen E/A-Schaltkreisen isoliert werden.

JTAG ISP

In-System-Programmierbarkeit über JTAG-Schnittstelle.

Schnelle Eingabe-Register

Eingabe-Register in E/A-Zellen, die eine schnelle, direkte Verbindung von E/A-Pins haben.

Programmierbare Register Einschaltung

Aktiviert registrierte Ausgänge, um sie beim Einschalten über die Quartus II-Software für eine bestimmte Dauer hochzufahren.

JTAG Translator

Ermöglicht den Zugriff auf den JTAG TAP und die Statussignale, wenn entweder der Befehl USER0 oder USER1 an den JTAG TAP ausgegeben wird.

Echtzeit-ISP

Kann das unterstützte Gerät programmieren, während das Gerät noch in Betrieb ist.

MultiVolt E/As†

Ermöglicht den Anschluss von Geräten in allen Paketen an Systeme mit unterschiedlichen Versorgungsspannungen. Für die 5,0-V-Toleranz muss ein externer Widerstand verwendet werden.

E/A-Power-Banken

Eine Gruppe von E/A-Pins, die zum Zweck der Spezifikation von E/A-Standards gruppiert sind. Wird während des Gerätebetriebs mit Strom versorgt.

Maximale Ausgabe Aktiviert

Maximale Anzahl von Steuereingängen, die die Ausgabe von Daten aus dem Gerät entweder zulassen oder verhindern.

LVTTL/LVCMOS

Niederspannungs-Transistor-zu-Transistor-Logik / Niederspannungs-Complementary Metal Oxide Semiconductor (CMOS)

Emulierte LVDS-Ausgänge

Niederspannungs-Differenzial-Signalausgänge

Schmitt-Trigger

Erlaubt Eingangspuffern, auf langsame Eingangs-Flankenraten mit einer schnellen Ausgangs-Flankenrate zu reagieren.

Programmierbare Anstiegsrate

Steuerung der Ausgangs-Anstiegsrate, die für geringes Rauschen oder hohe Geschwindigkeit konfiguriert werden kann.

Programmierbare Pull-up-Widerstände

Jeder E/A-Pin des Geräts bietet einen optionalen programmierbaren Pull-up-Widerstand im Benutzermodus. Wenn diese Funktion für einen E/A-Pin aktiviert ist, hält der Pull-up-Widerstand den Ausgang auf dem VCCIO-Pegel der Bank des Ausgangspins.

Programmierbare GND-Pins

Jeder ungenutzte E/A-Pin des Geräts kann als zusätzlicher Masse-Pin verwendet werden.

Open-Drain-Ausgänge

Geräte bieten einen optionalen Open-Drain- (entspricht dem Open-Collector) Ausgang für jeden E/A-Pin. Dieser Open-Drain-Ausgang ermöglicht es dem Gerät, Steuersignale auf Systemebene bereitzustellen, die von mehreren Geräten aktiviert werden können.

Bus-Haltefunktion

Jeder E/A-Pin des Geräts bietet eine optionale Bus-Haltefunktion. Die Bus-Halteschaltung kann das Signal an einem E/A-Pin in seinem zuletzt angesteuerten Zustand halten.

Paketoptionen

Intel FPGA Geräte sind in verschiedenen Paketgrößen mit unterschiedlichen E/A- und Transceiver-Zahlen erhältlich, um den Systemanforderungen der Kunden gerecht zu werden.