MAX® II EPM240Z CPLD
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光刻
光刻是指用于生产集成电路的半导体技术，采用纳米 (nm) 为计算单位，可表示半导体上设计的功能的大小。
等效宏单元
根据经验数据，典型的“等效宏单元”比率约为每个宏单元 1.3 逻辑元件。
管脚到管脚延迟
管脚到管脚延迟是输入管脚的信号通过组合逻辑传播并出现在外部输出管脚所需的时间。
用户闪存
用户闪存 (UFM) 提供对这些设备中的串行闪存块的访问。
边界扫描 JTAG
将设备的内部电路与其 I/O 电路隔离的测试。
JTAG ISP
通过 JTAG 接口的系统内可编程性。
快速输入寄存器
I/O 单元中的输入寄存器可与 I/O 引脚快速直接连接。
可编程寄存器上电
Quartus II 软件上电后，使寄存的输出在特定的持续时间内为高电平。
JTAG 转换器
当向 JTAG TAP 发出 USER0 或 USER1 指令时，允许访问 JTAG TAP 和状态信号。
实时 ISP
可以在设备仍在运行时对支持的设备进行编程。
多电压 I/O†
所有封装中的设备可以与不同电源电压的系统连接。†必须使用一个外部电阻来实现 5.0 V 容差。
I/O 功耗组
一组 I/O 引脚用于指定 I/O 标准。在设备运行期间启动设备电源。
启用最大输出
允许或阻止设备输出数据的最大控制输入数。
LVTTL/LVCMOS
低压晶体管到晶体管逻辑/低压互补金属氧化物半导体
施密特触发器
允许输入缓冲以快速输出边沿速率响应慢输入边沿速率。
可编程的回转率
可配置为低噪声或高速性能的输出回转率控制。
可编程的上拉电阻
在用户模式下，设备上的每个 I/O 引脚都提供一个可选的可编程上拉电阻。如果为 I/O 引脚启用此功能，则上拉电阻将输出保持在输出引脚组的 VCCIO 电平。
可编程 GND 引脚
设备上每个未使用的 I/O 引脚都可以作为额外的接地引脚。
开漏输出
设备为每个 I/O 引脚提供可选的开漏（相当于集电极开路）输出。这种开漏输出使该器件能够提供系统级控制信号，这些信号可由多个器件中的任何一个置位。
总线保持
设备上的每个 I/O 引脚提供了可选的总线保持功能。总线保持电路可以将 I/O 引脚上的信号保持在其最后驱动状态。
封装选项
英特尔 FPGA 设备具有不同的封装大小，不同的 IO 和收发器数，以满足客户系统需求。
提供反馈
提供的信息可随时更改而不事先通知。英特尔可以随时在不发通知的情况下修改产品生命周期、规格和产品说明。以上信息是按“原样”提供，英特尔对该信息的准确性、产品的特性、可用性、功能或列出产品的兼容性不做任何形式的声明或担保。请联系系统厂商，了解关于上述特定产品或系统的更多信息。
“英特尔分类”由出口管制分类编号 (ECCN) 和协调关税表 (HTS) 编号组成，仅用于常规、教育和规划目的。任何“英特尔分类”的使用情况均对英特尔无追索权，亦不能解释为关于 ECCN 或 HTS 的陈述或担保。贵公司作为进口商和/或出口商，应负责确定对您的交易进行正确分类。
有关产品特性和功能的正式定义，请参见数据表。
‡ 此特性并非在所有计算系统上均可用。请咨询系统供应商，以了解您的系统是否有此特性，或参考系统规格（主板、处理器、芯片、电源、硬盘、图形控制器、内存、BIOS、驱动程序、虚拟机监视器 - VMM、平台软件和/或操作系统）以了解特性兼容性。此特性的功能、性能和其它优势可能根据系统配置的不同而不同。
“宣布”的 SKU 尚未公布。请参阅上市的发布日期。