MAX® V 5M570Z CPLD

MAX® V 5M570Z CPLD

规格

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基本要素

封装规格

  • 封装选项 M100, T100, F256, T144
  • 封装大小 6mm x 6mm, 16mm x16mm, 17mm x 17mm, 22mm x 22mm

补充信息

订购与合规

订购与规格信息

MAX® V 5M570Z CPLD 5M570ZM100C4N

  • MM# 965744
  • 规格代码 SR4TB
  • 订购号 5M570ZM100C4N
  • 步进 A1

MAX® V 5M570Z CPLD 5M570ZF256C5N

  • MM# 968265
  • 规格代码 SR6XJ
  • 订购号 5M570ZF256C5N
  • 步进 A1

MAX® V 5M570Z CPLD 5M570ZF256C4N

  • MM# 968408
  • 规格代码 SR71L
  • 订购号 5M570ZF256C4N
  • 步进 A1

MAX® V 5M570Z CPLD 5M570ZM100C5N

  • MM# 969134
  • 规格代码 SR7NS
  • 订购号 5M570ZM100C5N
  • 步进 A1

MAX® V 5M570Z CPLD 5M570ZT100A5N

  • MM# 969135
  • 规格代码 SR7NU
  • 订购号 5M570ZT100A5N
  • 步进 A1

MAX® V 5M570Z CPLD 5M570ZM100I5N

  • MM# 969136
  • 规格代码 SR7NT
  • 订购号 5M570ZM100I5N
  • 步进 A1

MAX® V 5M570Z CPLD 5M570ZF256I5N

  • MM# 970651
  • 规格代码 SR8VY
  • 订购号 5M570ZF256I5N
  • 步进 A1

MAX® V 5M570Z CPLD 5M570ZF256I5

  • MM# 978989
  • 规格代码 SRCZ6
  • 订购号 5M570ZF256I5
  • 步进 A1

MAX® V 5M570Z CPLD 5M570ZM100I5

  • MM# 985530
  • 规格代码 SREUP
  • 订购号 5M570ZM100I5
  • 步进 A1

交易合规信息

  • ECCN EAR99
  • CCATS NA
  • US HTS 8542390001

PCN/MDDS 信息

SR4TB

SR71L

SREUP

SRCZ6

SR7NU

SR7NT

SR7NS

SR8VY

SR6XJ

驱动程序和软件

最新驱动程序和软件

可供下载:
全部

名称

发行日期

首次推出产品的日期。

光刻

光刻是指用于生产集成电路的半导体技术,采用纳米 (nm) 为计算单位,可表示半导体上设计的功能的大小。

逻辑元素 (LE)

逻辑元素 (LE)是英特尔® FPGA 体系结构中最小的逻辑单元。LE 结构紧凑,提供具有高效逻辑使用的高级功能。

等效宏单元

根据经验数据,典型的“等效宏单元”比率约为每个宏单元 1.3 逻辑元件。

管脚到管脚延迟

管脚到管脚延迟是输入管脚的信号通过组合逻辑传播并出现在外部输出管脚所需的时间。

用户闪存

用户闪存 (UFM) 提供对这些设备中的串行闪存块的访问。

逻辑可转换内存

未使用的逻辑元件可以转换为内存。可用 LE RAM 位的总数取决于实例化内存的内存模式、深度和宽度配置。

内部振荡器

内部振荡器用于满足许多设计的时钟要求,并取消了对外部时钟电路的要求。

快速上电复位

检测到电源后,将整个设计快速重置为初始且众所周知的状态。

边界扫描 JTAG

将设备的内部电路与其 I/O 电路隔离的测试。

JTAG ISP

通过 JTAG 接口的系统内可编程性。

快速输入寄存器

I/O 单元中的输入寄存器可与 I/O 引脚快速直接连接。

可编程寄存器上电

Quartus II 软件上电后,使寄存的输出在特定的持续时间内为高电平。

JTAG 转换器

当向 JTAG TAP 发出 USER0 或 USER1 指令时,允许访问 JTAG TAP 和状态信号。

实时 ISP

可以在设备仍在运行时对支持的设备进行编程。

多电压 I/O†

所有封装中的设备可以与不同电源电压的系统连接。必须使用一个外部电阻来实现 5.0 V 容差。

I/O 功耗组

一组 I/O 引脚用于指定 I/O 标准。在设备运行期间启动设备电源。

启用最大输出

允许或阻止设备输出数据的最大控制输入数。

LVTTL/LVCMOS

低压晶体管到晶体管逻辑/低压互补金属氧化物半导体

仿真 LVDS 输出

低电压差异信号输出

施密特触发器

允许输入缓冲以快速输出边沿速率响应慢输入边沿速率。

可编程的回转率

可配置为低噪声或高速性能的输出回转率控制。

可编程的上拉电阻

在用户模式下,设备上的每个 I/O 引脚都提供一个可选的可编程上拉电阻。如果为 I/O 引脚启用此功能,则上拉电阻将输出保持在输出引脚组的 VCCIO 电平。

可编程 GND 引脚

设备上每个未使用的 I/O 引脚都可以作为额外的接地引脚。

开漏输出

设备为每个 I/O 引脚提供可选的开漏(相当于集电极开路)输出。这种开漏输出使该器件能够提供系统级控制信号,这些信号可由多个器件中的任何一个置位。

总线保持

设备上的每个 I/O 引脚提供了可选的总线保持功能。总线保持电路可以将 I/O 引脚上的信号保持在其最后驱动状态。

封装选项

英特尔 FPGA 设备具有不同的封装大小,不同的 IO 和收发器数,以满足客户系统需求。